加法器（使用verilog编写的）,虽然简单，但是这也是学习verilog最基础的东西！希望大家一起学习！
/dl/134643.html
标签： verilog 加法器 编写
上传时间： 2013-12-10
上传用户：410805624
嵌入式系统的乘法器试验报告 包括源代码 用VHDl语言编写
/dl/134907.html
标签： VHDl 嵌入式系统 乘法器 报告
上传时间： 2013-12-26
上传用户：wang5829
自已写的一个16X16的乘法器，速度比较慢。初学者练习练习！
/dl/135521.html
标签： 16X16 乘法器
上传时间： 2015-03-31
上传用户：love1314
8位相 加乘法器，具有高速，占用资源较少的优点
/dl/137361.html
标签： 8位 乘法器
上传时间： 2014-08-06
上传用户：zhangjinzj
通过用硬件描述语言（VHDL）描述除法器，并进行模拟验证，加深对二进制数运算方法的理解。 设计平台：MaxPlusII 压缩文件内有详细设计报告
/dl/138437.html
标签： VHDL 硬件描述语言 除法器
上传时间： 2015-04-08
上传用户：13160677563
ＭＳＰ４３０Ｆ４４９的硬件乘法器操作IAR Practice code
/dl/138885.html
标签： Practice code IAR 硬件
上传时间： 2013-12-17
上传用户：1109003457
最高优先级编码器 8位相等比较器 三人表决器（三种不同的描述方式） 加法器描述 8位总线收发器：74245 （注2） 地址译码（for m68008） 多路选择器（使用select语句） LED七段译码 多路选择器（使用if－else语句） 双2－4译码器：74139 多路选择器（使用when－else语句） 二进制到BCD码转换 多路选择器 （使用case语 ...
/dl/139685.html
标签： m68008 select 74245 for
上传时间： 2015-04-11
上传用户：tianyi223
8位加法器的原代码,主要内容下载看了就知道
/dl/145779.html
标签： 8位 加法器 代码
上传时间： 2013-12-16
上传用户：思琦琦
大学vhdl语言实验大全,基于max-plus2平台,内有8-3译码器,8位加法器,数字钟，数码显示，74ls138，8，4位计数器，d，rs触发器，加法器，交通灯等，此原码基于长江大学可编程器件实验箱,如要运行在其他平台上需要重新定义管脚
/dl/146918.html
标签： max-plus vhdl 大学 加法器
上传时间： 2013-12-23
上传用户：qiaoyue
用一位全加器组成四位全加器. 所用语言是Verilog HDL. 主要用在加法器的设计中。
/dl/147618.html
标签： Verilog HDL 全加器 语言
上传时间： 2015-05-02
上传用户：zukfu
虫虫下载站 半导体技术网 电子研发网 源码地带 电源技术网 单片机技术网 医疗电子技术 嵌入式系统与单片机
