11,13,16位超前进位加法器的Verilog HDL源代码。
/dl/148890.html
标签： Verilog HDL 11 13
上传时间： 2013-12-28
上传用户：ouyangtongze
这个是带输入的加法器vhdl代码,是带有输入端和进位的.
/dl/149362.html
标签： vhdl 输入 加法器 代码
上传时间： 2013-11-30
上传用户：gxf2016
这个是带先行进位的加法器的vhdl代码,比较复杂,仅仅供大家参考.
/dl/149363.html
标签： vhdl 进位 加法器 代码
上传时间： 2014-01-03
上传用户：klin3139
这个是用vhdl编写的乘法器,仅仅供大家参考
/dl/149364.html
标签： vhdl 编写 乘法器 家
上传时间： 2015-05-06
上传用户：我们的船长
这个是用vhdl语言编写的除法器,仅仅供大家参考.
/dl/149365.html
标签： vhdl 语言 编写 家
上传时间： 2013-12-15
上传用户：金宜
一种可以完成16位有符号／无符号二进制数乘法的乘法器。该乘法器采用了改进的Booth算法，简化了部分积的符号扩展，采用Wallace树和超前进位加法器来进一步提高电路的运算速度。本乘法器可以作为嵌入式CPU内核的乘法单元，整个设计用VHDL语言实现。 ...
/dl/149454.html
标签： Booth 符号 乘法器 二进制数
上传时间： 2013-12-23
上传用户：skfreeman
测试向量波形产生：VHDL实例---加法器源程序
/dl/149674.html
标签： VHDL 测试 向量 加法器
上传时间： 2013-12-04
上传用户：225588
Ripple Adder: 16-bit 全加,半加及ripple adder的设计及VHDL程序 Carry Look ahead Adder:4, 16, 32 bits 前置进位加法器的设计方案及VHDL程序 Carry Select Adder:16 Bits 进位选择加法器的设计方案及VHDL程序
/dl/152316.html
标签： Adder Ripple ripple Carry
上传时间： 2015-05-13
vhdl 测试向量含测试向量（Test Bench）和波形产生：VHDL实例---相应加法器的测试向量（test bench).txt
/dl/152386.html
标签： Bench bench vhdl Test
上传用户：天涯
16位高速加法器，采用verilog语言编写，已经成功仿真，能够运行
/dl/152701.html
标签： 加法器
上传时间： 2013-12-24
上传用户：aix008
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