数字系统设计实例.pdf,VHDL语言实现，7.1 半整数分频器的设计7.2 音乐发生器7.3 2FSK/2PSK信号产生器7.4 实用多功能电子表7.5 交通灯控制器 7.6 数字频率计.值得一看。
/dl/190806.html
标签： VHDL 数字系统 设计实例
上传时间： 2015-08-31
上传用户：lhw888
通过VERILOG编程，实现FPGA任意整数分频的源代码
/dl/202264.html
标签： VERILOG 编程
上传时间： 2015-09-27
上传用户：ouyangtongze
fpga cpld 常见模块设计，包括基于fpga 的全数字锁向环，基于fpga cpld 的半整数分频器的设计等，很有用
/dl/207836.html
标签： fpga cpld 模块设计
上传时间： 2014-11-06
上传用户：leehom61
蜂鸣器实验 向蜂鸣器发送一定频率的方波可以使蜂鸣器发出相应的音调，该实验通过设计一个状 态机和分频器使蜂鸣器发出“多来咪发梭拉西多”的音调。
/dl/209609.html
标签： 蜂鸣器 实验 发送 定频
上传时间： 2013-12-25
上传用户：athjac
介绍了基于FPGA的多功能计程车计价器的电路设计。该设计采用了可编程逻辑器件FPGA的ASIC设计，并基于超高速硬件描述语言VHDL在Xilinx公司的SpartanⅡ系列的2sc200PQ208-5芯片上编程实现了整个系统的控制部分，整个自动控制系统由四个模块构成：秒分频模块、控制模块、计量模块和译码显示模块。该设计不仅仅实现了显示计程车 ...
/dl/213244.html
标签： FPGA ASIC 多功能 可编程逻辑器件
上传时间： 2015-10-24
上传用户：偷心的海盗
用VHDL语言实现数显时钟，devid200.vhd为分频模块，scan.vhd为LED扫描模块，timecount.vhd为计数模块
/dl/214088.html
标签： VHDL 语言 数显 时钟
上传用户：gtf1207
本程序以XILINX公司的ISE８.２为开发平台，采用VHDL为开发语言，实现了对一个时钟信号分频的功能
/dl/217283.html
标签： XILINX ISE 程序 开发平台
上传时间： 2015-11-03
上传用户：Yukiseop
如果不考虑占空比，直接利用计数器来进行分频，则占空比会发生变化。下面程序实现1：1的三分频。
/dl/219640.html
标签：
上传时间： 2015-11-09
上传用户：hn891122
数字锁相环实现源码，有很大的参考价值。 由 鉴相器 模K加减计数器 脉冲加减电路 同步建立侦察电路 模N分频器 构成.
/dl/248679.html
标签： 数字锁相环 源码
上传时间： 2014-01-04
上传用户：zq70996813
占用资源少的verilog HDL uart接口；采用固定波特率115200，可以修改程序中的分频来修改波特率，模式为1个启始位，8位数据位，1个停止位；带1字节缓存；当缓存空时输出空信号
/dl/249350.html
标签： verilog 115200 uart HDL
上传时间： 2013-12-28
上传用户：kikye
虫虫下载站 半导体技术网 电子研发网 源码地带 电源技术网 单片机技术网 医疗电子技术 嵌入式系统与单片机
