多个Verilog和vhdl程序例子

源代码在线查看: compare.v

软件大小: 106 K
上传用户: yangjiuhe
关键词: Verilog vhdl 程序
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				// Comparator
				module compare(equal, a, b);
				parameter size = 1;
				output equal;
				input [size-1:0] a, b; // declare inputs
				
				assign equal =  a == b;
				
				endmodule
							

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