NC-Verlog/NC-VHDL/NC-SIM 1.150

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相关代码
compare.v compare.v compare.v compare.v compare.v compare.v compare_tb.v.bak compare.v

				module compare(a,b,equal);								parameter size=1;				input [size-1:0]a,b;				output equal;								assign  equal=(a==b)?1:0;				endmodule


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