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verilog hdl经典例程

源代码在线查看： compare_tb.v.bak

软件大小：	3888 K
上传用户：	linux_open_lab
关键词：	verilog hdl
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compare_tb.v.bak user_logic.v.bak lcd1602_dirver.v.bak lcd_clk.v.bak tests.v.bak wb_model_defines.v.bak test_bench_top.v.bak wb_slv_model.v.bak

				`timescale 1ns/ns				`include "./compare.v"				module comparetest;				reg a,b;				wire equal;				initial				begin a=0;				      b=0;				#100 a=0;				b=1;				#100 a=1;				     b=1; 				#100 a=1;				     b=0;				#100 $stop;				end				compare compare1(.equal(equal),.a(a),.b(b));				endmodule


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