NC-Verlog/NC-VHDL/NC-SIM 1.150

源代码在线查看: half_adder_2.v

软件大小: 203 K
上传用户: wuegrcun
关键词: NC-Verlog NC-VHDL NC-SIM 1.150
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				module half_adder(a,b,out,carry);				input a,b;				output out,carry;				assign out=a^b;				assign carry=a&b;				endmodule							

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