verilog实例 100 多个

源代码在线查看： half_adder_2.v


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half_adder_2.v half_adder_2.v half_adder_2.v half_adder_2.v half_adder_2.v half_adder_2.v half_adder_2.v half_adder_2.v

				module half_adder(a,b,out,carry);				input a,b;				output out,carry;				assign out=a^b;				assign carry=a&b;				endmodule


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