各种基本单元的verilog模块.对初学者很有帮助的.
/dl/155522.html
标签： verilog 模块 初学者
上传时间： 2014-08-12
上传用户：变形金刚
自己编写的串口UART发送的Verilog模块。与FIFO连接，可以实现自动连续发送。
/dl/251468.html
标签： Verilog UART FIFO 编写
上传时间： 2013-12-28
上传用户：BIBI
自己编写的串口UART的接收Verilog模块，支持中断和查询方式接收，对信号的畸变适应能力强。
/dl/251471.html
标签： Verilog UART 编写 串口
上传时间： 2014-01-25
上传用户：15071087253
基本VERILOG模块，有相当多的功能，慢慢欣赏吧
/dl/273082.html
标签： VERILOG 模块
上传时间： 2016-03-19
上传用户：秦莞尔w
关于各种基本单元的verilog模块实验，适合感兴趣的学习者学习，可以提高自己的能力，大家可以多交流哈
/dl/834109.html
标签： verilog模块
上传时间： 2022-05-17
上传用户：fliang
有实验结果,用MOSIN6编写的,是Verilog HDL语言实现的. 练习三 利用条件语句实现计数分频时序电路 实验目的： 1. 掌握条件语句在简单时序模块设计中的使用； 2. 学习在Verilog模块中应用计数器； 3. 学习测试模块的编写、综合和不同层次的仿真。 练习四 阻塞赋值与非阻塞赋值的区别 实验目的： 1． 通过实验，掌握阻塞赋值与 ...
/dl/368561.html
标签： Verilog MOSIN6 HDL Ver
上传时间： 2016-11-19
上传用户：mhp0114
verilog实例，用verilog模块例化方式设计一个60S的定时器。
/dl/473263.html
标签： verilog
上传时间： 2017-08-03
上传用户：lvzhr
SystemVerilog 语言简介SystemVerilog是一种硬件描述和验证语言（HDVL），它基于IEEE 1364-2001Verilog硬件描述语言（HDL），并对其进行了扩展，包括扩充了C语言数据类型、结构、压缩和非压缩数组、接口、断言等等，这些都使得SystemVeri1og在一个更高的抽象层次上提高了设计建模的能力。SystemVerilog由Acce11era开发，它 ...
/dl/837688.html
标签： systemverilog
上传时间： 2022-07-01
上传用户：得之我幸78
verilog编写基于fpga的鉴相器模块
/dl/18078.html
标签： verilog fpga 编写 模块
上传时间： 2013-08-19
上传用户：18752787361
Verilog实现的DDS正弦信号发生器和测频测相模块，DDS模块可产生两路频率和相位差均可预置调整的值正弦波，频率范围为20Hz-5MHz，相位范围为0°-359°，测量的数据通过引脚传输给单片机，单片机进行计算和显示。
/dl/18425.html
标签： Verilog DDS 正弦信号发生器 模块
上传时间： 2013-08-28
上传用户：asdfasdfd
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