verilog 实现 优化的16位比较器 可以输出大于，小于，等于。模块化设计，可扩展为32位
/dl/153541.html
标签： verilog 比较器 输出
上传时间： 2015-05-16
上传用户：dongbaobao
汉明码的编结码模块，用verilog写成，为Modelsim下的一个工程。
/dl/155193.html
标签： 汉明码 模块
上传时间： 2015-05-20
上传用户：yzy6007
本文件用于spi接口的键盘扫描模块，采用Verilog语言.
/dl/171835.html
标签： spi 接口 键盘扫描 模块
上传时间： 2013-12-19
上传用户：wpt
verilog程序，实现两个16bit数乘法，采用booth算法，基于状态机实现，分层次为datapath和controller两个子模块，testBench测试通过
/dl/183929.html
标签： verilog 程序
上传时间： 2015-08-13
上传用户：xinyuzhiqiwuwu
i2c总线verilog源代码 ，包括测试模块
/dl/188778.html
标签： verilog i2c 总线 源代码
上传时间： 2015-08-26
上传用户：2467478207
基于verilog语言的数据选择器，包括数据选择器的测试模块
/dl/195962.html
标签： verilog 语言 数据选择器
上传时间： 2015-09-12
上传用户：黑漆漆
基于Verilog-HDL的硬件电路的实现 9.1 简单的可编程单脉冲发生器 9.1.1 由系统功能描述时序关系 9.1.2 流程图的设计 9.1.3 系统功能描述 9.1.4 逻辑框图 9.1.5 延时模块的详细描述及仿真 9.1.6 功能模块Verilog-HDL描述的模块化方法 9.1.7 输入检测模块的详细描述及仿真 9.1.8 计 ...
/dl/197552.html
标签： Verilog-HDL 9.1 功能描述
上传时间： 2015-09-16
上传用户：chfanjiang
基于Verilog-HDL的硬件电路的实现 9.6 脉冲高电平和低电平持续时间的测量与显示 9.6.1 脉冲高电平和低电平持续时间测量的工作原理 9.6.2 高低电平持续时间测量模块的设计与实现 9.6.3 改进型高低电平持续时间测量模块的设计与实现 9.6.4 begin声明语句的使用方法 9.6.5 initial语句和always语句 ...
/dl/197560.html
标签： Verilog-HDL 低电平 9.6 时间测量
上传时间： 2013-11-30
上传用户：chenlong
基于Verilog-HDL的硬件电路的实现 9.7 步进电机的控制 9.7.1 步进电机驱动的逻辑符号 9.7.2 步进电机驱动的时序图 9.7.3 步进电机驱动的逻辑框图 9.7.4 计数模块的设计与实现 9.7.5 译码模块的设计与实现 9.7.6 步进电机驱动的Verilog-HDL描述 9.7.7 编译指令-"宏替换`define"的使用 ...
/dl/197561.html
标签： Verilog-HDL 步进电机驱动 9.7 硬件电路
上传时间： 2014-01-23
上传用户：拔丝土豆
verilog hdl编写,六段流水线CPU.程序完整，功能强惊。分为多模块编写
/dl/200691.html
标签： verilog hdl CPU 编写
上传时间： 2013-12-10
上传用户：ahljj
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