异步FIFO是一种先进先出的电路，使用在需要产时数据接口的部分，用来存储、缓冲在两个异步时钟之间的数据传输。在异步电路中，由于时钟之间周期和相位完全独立，因而数据的丢失概率不为零。如何设计一个高可靠性、高速的异步FIFO电路便成为一个难点。本设计介绍解决这一问题的一种方法。本设计采用VHDL语言的形式，在Quartu ...
/dl/14089.html
标签： FIFO FPGA
上传时间： 2013-07-30
上传用户：muyehuli
LM3S系列UART例程：发送FIFO触发中断原理
/dl/14921.html
标签： LM3S FIFO UART 发送
上传时间： 2013-05-24
上传用户：han0097
LM3S系列UART例程：发送FIFO工作原理
/dl/14922.html
上传时间： 2013-04-24
上传用户：pei5
LM3S系列UART例程：以FIFO中断方式发送
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标签： LM3S FIFO UART 中断方式
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LM3S系列UART例程：以FIFO中断方式接收
/dl/14924.html
上传时间： 2013-05-20
上传用户：zklh8989
/dl/14925.html
上传时间： 2013-06-12
上传用户：米卡
异步FIFO是用来适配不同时钟域之间的相位差和频率飘移的重要模块。本文设计的异步FIFO采用了格雷（GRAY）变换技术和双端口RAM实现了不同时钟域之间的数据无损传输。该结构利用了GRAY变换的特点，使得整个系统可靠性高和抗干扰能力强，系统可以工作在读写时钟频率漂移达到正负300PPM的恶劣环境。并且由于采用了模块化结构， ...
/dl/17596.html
标签： FIFO GRAY RAM 适配
上传时间： 2013-08-08
上传用户：13817753084
使用Verilog编写的同步FIFO，可通过设置程序中的DEPTH设置FIFO的深度，FIFO_WRITE_CLOCK上升沿向FIFO中写入数据，\r\nFIFO_READ_CLOCK上升沿读取数据。本程序对FIFO上层操作简单实用。
/dl/17784.html
标签： Verilog FIFO 编写
上传时间： 2013-08-12
上传用户：ljt101007
一篇关于FIFO设计以及FPGA设计的文章
/dl/18074.html
上传时间： 2013-08-19
上传用户：ainimao
关键词 CAN报文对象的FIFO模式应用摘 要 CAN通信实验
/dl/31066.html
标签： FIFO CAN 通信 实验
上传时间： 2013-11-03
上传用户：kernor
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