关于用触发器构建简单分频器的介绍文档，图文并茂，讲解详细
/dl/202275.html
标签： 触发器 分频器 文档
上传时间： 2015-09-27
上传用户：wang5829
分频器
/dl/207769.html
标签： 分频器
上传时间： 2014-01-10
上传用户：彭玖华
《分频器设计》绝对好用的EDA实验程序！已经通过测试。VHDL语言编写
/dl/213724.html
标签： VHDL EDA 分频器 实验
上传时间： 2013-11-29
上传用户：star_in_rain
基于FPGA的分频器设计,已经通过了仿真(VHDL语言编写)
/dl/214695.html
标签： FPGA VHDL 分频器 仿真
上传时间： 2013-12-14
上传用户：haoxiyizhong
介绍了基于VHDL的可编程分频器在波形发生器中的应用的方法，利用这一方法， 可使波形频率在大范围内变化。
/dl/226023.html
标签： VHDL 可编程分频器 中的应用 波形发生器
上传时间： 2014-01-08
上传用户：秦莞尔w
本文介绍了两种分频系数为整数或半整数的可控分频器的设计方法。其中之一可以实现50％的奇数分频。利用VHDL语言编程，并用QUARTERS||4.0进行仿真，用 FPGA 芯片实现。 关键词：半整数，可控分频器，VHDL, FPGA
/dl/227086.html
标签： VHDL 分频 整数 系数
上传时间： 2015-11-27
上传用户：tyler
vhdl语言描述分频器，实现2、4、8、16……分频，经过实践
/dl/232610.html
标签： vhdl 语言 分频器
上传时间： 2013-12-30
上传用户：hongmo
verilog分频器～时钟为50hmz，波特率采用9600bps～
/dl/234234.html
标签： verilog hmz 50 分频器
上传时间： 2013-12-27
上传用户：lwwhust
DPLL由 鉴相器 模K加减计数器 脉冲加减电路 同步建立侦察电路 模N分频器 构成. 整个系统的中心频率(即signal_in和signal_out的码速率的2倍) 为clk/8/N. 模K加减计数器的K值决定DPLL的精度和同步建立时间,K越大,则同步建立时间长,同步精度高.反之则短,低. ...
/dl/248673.html
标签： signal_out signal_in DPLL 模
上传时间： 2013-12-26
上传用户：希酱大魔王
使用verilog编写分频器，包括奇分频和偶分频，可以进行任意奇偶分频
/dl/250175.html
标签： verilog 编写 分频器
上传时间： 2016-01-23
上传用户：stvnash
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