可以产生任意分频,任意占空比的程序，适合初学者
/dl/475125.html
标签： 分频 程序
上传时间： 2014-12-20
上传用户：plsee
自己做的VHDL交通灯控制器；分频器、信号控制器、时钟模块；EDA； 通过了仿真、运行。时间可以设置为随意的两位数.
/dl/476311.html
标签： VHDL EDA 交通灯控制器 分频器
上传时间： 2017-08-10
上传用户：ghostparker
基于VDHL的38译码器的实现与58分频器的实现 FPGA主芯片：CycloneII EP2C35F672C6
/dl/476563.html
标签： CycloneII VDHL FPGA 672C
上传时间： 2014-01-17
上传用户：banyou
分频器 8分频器 50 已经测试 可以用 代码可更改
/dl/476938.html
标签： 分频器 50 代码 测试
上传时间： 2014-01-06
上传用户：181992417
分频系数为8，分频输出信号占空比为50 的分频器
/dl/478772.html
标签： 分频 系数
上传时间： 2013-12-27
上传用户：lps11188
IP 分频器 可以通过输入参数而自动调整分频数
/dl/479267.html
标签： IP 分频器 分频 输入
上传时间： 2017-08-17
上传用户：dyctj
该程序是用VHDL语言实现的时钟分频程序，可以把高频时钟信号分成低频时钟信号，便于实际应用。
/dl/479759.html
标签： VHDL 程序 时钟分频 语言
上传时间： 2017-08-19
上传用户：wcl168881111111
5/8分频器，实现分频功能，受外部周期信号激励的震荡，其频率恰为激励信号频率的纯分数，都叫做分频。
/dl/481069.html
标签： 分频器
上传时间： 2017-08-22
上传用户：zwei41
占空比50 的三分频Verilog代码，包含PDF说明和源代码
/dl/482012.html
标签： Verilog 三分频 代码
上传时间： 2017-08-24
上传用户：lhw888
不同方法FPGA/Verilog实现3分频,简单易懂，便于理解
/dl/482650.html
标签： Verilog FPGA 分频
上传时间： 2014-09-05
上传用户：源弋弋
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