VHDL语言描述，时钟分频,给定CPLD试验板系统时钟设置50M，但由于本作品的需要，我们将系统时钟经过20分频得到DS18B20所需的工作时钟，大约为1.25M。
/dl/475739.html
标签： VHDL 语言
上传时间： 2014-12-06
上传用户：han_zh
计数器，用VHDL实现，先6分频，再10分频，24分频，同时可做万年历
/dl/484748.html
标签： 计数器
上传时间： 2017-09-02
上传用户：hgy9473
根据TLC7524输出控制时序，利用接口电路图，通过改变输出数据，设计一个正弦波发生器。TLC7524是8位的D/A转换器，转换周期为 ，所以锯齿波型数据有256个点构成，每个点的数据长度为8位。.FPGA的系统时钟为 ，通过对其进行5分频处理，得到频率为 的正弦波 ...
/dl/489760.html
标签： 7524 TLC 输出 控制
上传时间： 2013-12-28
上传用户：zmy123
该程序是基于FPGA的硬件描述语言，实现的功能是对时钟进行分频，从而产生任意频率的输出时钟。
/dl/491336.html
标签： FPGA 程序 硬件描述语言
上传时间： 2013-12-27
上传用户：silenthink
时钟产生电路，12.5倍分频电路，可以用于参考半分频电路
/dl/492434.html
标签： 时钟产生电路
上传时间： 2013-12-17
上传用户：lunshaomo
简易电子琴，可以弹奏音乐。本课程设计主要内容是基于VHDL语言并利用数控分频器设计硬件电子琴，利用GW48作为课程开发硬件平台，键1至键8设计为电子琴键。某一个LED显示当前的按键的音节数。
/dl/492700.html
标签： 电子琴
上传时间： 2017-09-23
上传用户：woshiayin
并串转换器：将并行输入的信号以串行方式输出，这里要注意需先对时钟进行分频，用得到的低频信号控制时序，有利于观察结果（可以通过L灯观察结果）
/dl/493442.html
标签： 转换器 并行 信号 串行方式
上传时间： 2013-12-21
上传用户：jiahao131
1 系统功能 本系统拟定对频率范围在1~50 kHz左右的TTL电平脉冲序列进行多路延迟处理。各路延迟时间分别由单片机动态设定，最大延迟时间为1 ms，最大分辨率为0.15 ns级。 3 方案实现 系统选用Actel公司的ProASIC3 A3P250芯片实现数字部分。系统时钟由外部50 MHz晶振提供，时钟引脚连接 ...
/dl/502489.html
标签： FPGA的多路可控脉冲延迟
上传时间： 2015-04-25
上传用户：justgo123
电子分频其实是相对于功率分频而言的，功率分频指音频信号经过放大器后输入音箱，通过音响内部的分频器对功率的信号进行分频后，再输出到各个单元。而电子分频先通过电子滤波器将音频信号滤波分出高、中、低后，在经过放大器分别输出到对应的单元上，这样功放就直接驳接扬声单元了 ...
/dl/506854.html
标签： 音响维修故障
上传时间： 2015-05-21
上传用户：linchangc
第一章、ALTERA QUATUSII 5.0 使用介绍...................................... 3 1. 概述.................................................................. 3 2. QUATUSII 设计过程..................................................... 5 2.1. 建立工程.......................................................... ...
/dl/507957.html
标签： FPGA
上传时间： 2015-10-08
上传用户：shzweh1234
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