使用verilog
源代码在线查看： bin27seg.v
/*------------------------------------------------------------------------------------
-- DESCRIPTION : BIN to seven segments converter
-- segment encoding
-- a
-- +---+
-- f | | b
-- +---+ -- e | | c
-- +---+
-- d
-- Outputs (data_out) active : low
------------------------------------------------------------------------------------*/
module bin27seg
(
data_in,
data_out
);
input [3:0] data_in;
output [6:0] data_out;
reg [6:0] data_out;
always @ (data_in)
begin
case (data_in)
4'b0000 : data_out 4'b0001 : data_out 4'b0010 : data_out 4'b0011 : data_out 4'b0100 : data_out 4'b0101 : data_out 4'b0110 : data_out 4'b0111 : data_out 4'b1000 : data_out 4'b1001 : data_out 4'b1010 : data_out 4'b1011 : data_out 4'b1100 : data_out 4'b1101 : data_out 4'b1110 : data_out 4'b1111 : data_out default : data_out endcase
end
endmodule
