用VERILOG语言总结了常用代码 非常有用

				primitive latch(Q,clk,reset,D);
				input clk,reset,D;
				output Q;
				reg Q;
				initial Q = 1'b1;
				table
				//clk reset D : state : Q
				?   1   ?  : ? : 0 ;
				0   0   0  : ? : 0 ;
				0   0   1  : ? : 1 ;
				1   0   ?  : ? : - ;
				endtable
				endprimitive