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设计与验证verilog hdl

源代码在线查看： latch.v

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关键词：	verilog hdl
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相关代码
latch.v latch.v latch.v latch.v latch.v latch.v latch.v latch.v

				module latch (cond_1, data_in, data_out);
				
				input cond_1;
				input data_in;
				output data_out;
				
				reg data_out;
				
				always @(cond_1 or data_in)
				  begin
				    if (cond_1)
				        data_out 				  end
				
				endmodule


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