sdram读写
源代码在线查看： sdr_test.flow.rpt
Flow report for sdr_test
Sat Nov 13 16:15:15 2010
Quartus II Version 9.1 Build 222 10/21/2009 SJ Full Version
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; Table of Contents ;
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1. Legal Notice
2. Flow Summary
3. Flow Settings
4. Flow Non-Default Global Settings
5. Flow Elapsed Time
6. Flow OS Summary
7. Flow Log
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; Legal Notice ;
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functions, and any output files from any of the foregoing
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; Flow Summary ;
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; Flow Status ; Successful - Sat Nov 13 16:15:15 2010 ;
; Quartus II Version ; 9.1 Build 222 10/21/2009 SJ Full Version ;
; Revision Name ; sdr_test ;
; Top-level Entity Name ; sdr_test ;
; Family ; Cyclone II ;
; Device ; EP2C5Q208C8 ;
; Timing Models ; Final ;
; Met timing requirements ; N/A ;
; Total logic elements ; 628 / 4,608 ( 14 % ) ;
; Total combinational functions ; 534 / 4,608 ( 12 % ) ;
; Dedicated logic registers ; 429 / 4,608 ( 9 % ) ;
; Total registers ; 429 ;
; Total pins ; 61 / 142 ( 43 % ) ;
; Total virtual pins ; 0 ;
; Total memory bits ; 16,384 / 119,808 ( 14 % ) ;
; Embedded Multiplier 9-bit elements ; 0 / 26 ( 0 % ) ;
; Total PLLs ; 1 / 2 ( 50 % ) ;
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; Flow Settings ;
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; Option ; Setting ;
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; Start date & time ; 11/13/2010 16:14:30 ;
; Main task ; Compilation ;
; Revision Name ; sdr_test ;
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; Flow Non-Default Global Settings ;
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; Assignment Name ; Value ; Default Value ; Entity Name ; Section Id ;
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; COMPILER_SIGNATURE_ID ; 119779280887931.128963606900964 ; -- ; -- ; -- ;
; EDA_DESIGN_INSTANCE_NAME ; uut_datagene ; -- ; -- ; tb_gene ;
; EDA_NATIVELINK_SIMULATION_TEST_BENCH ; tb_gene ; -- ; -- ; eda_simulation ;
; EDA_OUTPUT_DATA_FORMAT ; Verilog Hdl ; -- ; -- ; eda_simulation ;
; EDA_SIMULATION_TOOL ; ModelSim (Verilog) ; ; -- ; -- ;
; EDA_TEST_BENCH_ENABLE_STATUS ; TEST_BENCH_MODE ; -- ; -- ; eda_simulation ;
; EDA_TEST_BENCH_FILE ; simulation/modelsim/tb_gene.v ; -- ; -- ; tb_gene ;
; EDA_TEST_BENCH_MODULE_NAME ; tb_gene ; -- ; -- ; tb_gene ;
; EDA_TEST_BENCH_NAME ; tb_gene ; -- ; -- ; eda_simulation ;
; EDA_TIME_SCALE ; 1 ps ; -- ; -- ; eda_simulation ;
; INCREMENTAL_COMPILATION ; Off ; FULL_INCREMENTAL_COMPILATION ; -- ; -- ;
; IP_TOOL_NAME ; ALTPLL ; -- ; -- ; -- ;
; IP_TOOL_NAME ; FIFO ; -- ; -- ; -- ;
; IP_TOOL_NAME ; FIFO ; -- ; -- ; -- ;
; IP_TOOL_VERSION ; 9.1 ; -- ; -- ; -- ;
; IP_TOOL_VERSION ; 8.1 ; -- ; -- ; -- ;
; IP_TOOL_VERSION ; 8.1 ; -- ; -- ; -- ;
; MAX_CORE_JUNCTION_TEMP ; 85 ; -- ; -- ; -- ;
; MIN_CORE_JUNCTION_TEMP ; 0 ; -- ; -- ; -- ;
; MISC_FILE ; PLL_ctrl.bsf ; -- ; -- ; -- ;
; MISC_FILE ; PLL_ctrl_inst.v ; -- ; -- ; -- ;
; MISC_FILE ; PLL_ctrl_bb.v ; -- ; -- ; -- ;
; MISC_FILE ; PLL_ctrl.ppf ; -- ; -- ; -- ;
; MISC_FILE ; wrfifo.bsf ; -- ; -- ; -- ;
; MISC_FILE ; wrfifo_inst.v ; -- ; -- ; -- ;
; MISC_FILE ; wrfifo_bb.v ; -- ; -- ; -- ;
; MISC_FILE ; rdfifo.bsf ; -- ; -- ; -- ;
; MISC_FILE ; rdfifo_inst.v ; -- ; -- ; -- ;
; MISC_FILE ; rdfifo_bb.v ; -- ; -- ; -- ;
; MISC_FILE ; E:/Personal/VGA_SD_photos/sdram_verilog/verilog/sdram_mdl/sdr_test.dpf ; -- ; -- ; -- ;
; MISC_FILE ; E:/VGA_SD_photos/sdram_verilog/verilog/sdram_mdl/sdr_test.dpf ; -- ; -- ; -- ;
; MISC_FILE ; E:/xjwjj/SF-EP1CV3_ex/verilog_prj/ex14_SDRAM/sdram_mdl/sdr_test.dpf ; -- ; -- ; -- ;
; MISC_FILE ; F:/ep1c3/verilog_prj/ex14_SDRAM/sdram_mdl/sdr_test.dpf ; -- ; -- ; -- ;
; MISC_FILE ; F:/ep1c3/myprj/sdram_test/sdr_test.dpf ; -- ; -- ; -- ;
; MISC_FILE ; F:/ep1c3/sdram_test/sdr_test.dpf ; -- ; -- ; -- ;
; MISC_FILE ; F:/ep1c3/sd_v1/sdram_test/sdr_test.dpf ; -- ; -- ; -- ;
; MISC_FILE ; F:/EP2C5/project/sdram_test/sdr_test.dpf ; -- ; -- ; -- ;
; PARTITION_COLOR ; 16764057 ; -- ; -- ; Top ;
; PARTITION_NETLIST_TYPE ; SOURCE ; -- ; -- ; Top ;
; TIMEQUEST_MULTICORNER_ANALYSIS ; Off ; On ; -- ; -- ;
; USE_GENERATED_PHYSICAL_CONSTRAINTS ; Off ; -- ; -- ; eda_blast_fpga ;
; USE_TIMEQUEST_TIMING_ANALYZER ; On ; Off ; -- ; -- ;
; VERILOG_SHOW_LMF_MAPPING_MESSAGES ; Off ; -- ; -- ; -- ;
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; Flow Elapsed Time ;
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; Module Name ; Elapsed Time ; Average Processors Used ; Peak Virtual Memory ; Total CPU Time (on all processors) ;
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; Analysis & Synthesis ; 00:00:14 ; 1.0 ; 183 MB ; 00:00:09 ;
; Fitter ; 00:00:14 ; 1.2 ; 212 MB ; 00:00:11 ;
; TimeQuest Timing Analyzer ; 00:00:07 ; 1.0 ; 141 MB ; 00:00:03 ;
; Assembler ; 00:00:04 ; 1.0 ; 156 MB ; 00:00:01 ;
; EDA Netlist Writer ; 00:00:04 ; 1.0 ; 132 MB ; 00:00:01 ;
; Total ; 00:00:39 ; -- ; -- ; 00:00:24 ;
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; Flow OS Summary ;
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; Module Name ; Machine Hostname ; OS Name ; OS Version ; Processor type ;
+---------------------------+------------------+------------+------------+----------------+
; Analysis & Synthesis ; 李宪 ; Windows XP ; 5.1 ; i686 ;
; Fitter ; 李宪 ; Windows XP ; 5.1 ; i686 ;
; Assembler ; 李宪 ; Windows XP ; 5.1 ; i686 ;
; TimeQuest Timing Analyzer ; 李宪 ; Windows XP ; 5.1 ; i686 ;
; EDA Netlist Writer ; 李宪 ; Windows XP ; 5.1 ; i686 ;
+---------------------------+------------------+------------+------------+----------------+
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; Flow Log ;
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quartus_map --read_settings_files=on --write_settings_files=off sdr_test -c sdr_test
quartus_fit --read_settings_files=off --write_settings_files=off sdr_test -c sdr_test
quartus_asm --read_settings_files=off --write_settings_files=off sdr_test -c sdr_test
quartus_sta sdr_test -c sdr_test
quartus_eda --read_settings_files=off --write_settings_files=off sdr_test -c sdr_test
