0到255任意整数半整数分频Verilog HDL.rar
资源简介:0到255任意整数半整数分频Verilog HDL.rar
上传时间: 2014-12-20
上传用户:ztj182002
资源简介:实验名称: 定时器1中断实验 实验目的: 学习AVR单片机的定时器功能 实验现象: 定时器每秒加一,0到255循环,通过数码管显示计数值 环 境: ICCAVR6.31
上传时间: 2017-09-19
上传用户:mhp0114
资源简介:任意N进制分频器的标准VHDL代码(原创)
上传时间: 2013-12-25
上传用户:洛木卓
资源简介:可实现任意一位小数分频,在quartus II中仿真验证通过,输入端N为分频系数的十位数,X为分频系数的个位数.
上传时间: 2016-03-17
上传用户:xaijhqx
资源简介:任意基数分频VERILOG代码,经过了编译,可以修改数字改变分频。
上传时间: 2016-11-05
上传用户:stampede
资源简介:实用的任意时钟分频Verilog代码 可以任意分频的!
上传时间: 2016-12-27
上传用户:watch100
资源简介:此程序实现的是任意进制的分频 进制的输入是任意选择的
上传时间: 2017-01-25
上传用户:稀世之宝039
资源简介:奇数分频:2.2倍分频,其他任意奇数倍的分频可扩展得到.
上传时间: 2017-02-17
上传用户:hfmm633
资源简介:占空比50 的三分频Verilog代码,包含PDF说明和源代码
上传时间: 2017-08-24
上传用户:lhw888
资源简介:本文介绍了两种分频系数为整数或半整数的可控分频器的设计方法。其中之一可以实现50%的奇数分频。利用VHDL语言编程,并用QUARTERS||4.0进行仿真,用 FPGA 芯片实现。 关键词:半整数,可控分频器,VHDL, FPGA
上传时间: 2015-11-27
上传用户:tyler