FPGA实现全数字锁相环,利用硬件描述评议verilog HDL,顶层文件DPLL.V
资源简介:FPGA实现全数字锁相环,利用硬件描述评议verilog HDL,顶层文件DPLL.V
上传时间: 2014-01-09
上传用户:1159797854
资源简介:全数字锁相环VHDL描述并实现功能仿真,另附有图形说明
上传时间: 2014-01-13
上传用户:shawvi
资源简介:技术文章《自采样比例积分控制全数字锁相环的性能分析和实现》有一定参考价值
上传时间: 2015-08-21
上传用户:silenthink
资源简介:智能全数字锁相环的设计用VHDL语言在CPLD上实现串行通信
上传时间: 2014-01-08
上传用户:weiwolkt
资源简介:数字锁相环路原理与应用:全数字锁相环。根据本资料可以自己编写代码在计算机上模拟实现。
上传时间: 2016-11-01
上传用户:edisonfather
资源简介:介绍了一种采用N 先于M 环路滤波器的全数字锁相环的设计实现。这种全数字锁 相环采用了N 先于M 环路滤波器,可以达到滤除噪声干扰的目的。文中讲述了这种全数字锁相环的结构和工作原理,提出了各单元电路的设计和实现方法,并给出了关键部件的VHDI 代码,最...
上传时间: 2017-08-18
上传用户:love_stanford
资源简介:该文档为基于DSP Builder的带宽自适应全数字锁相环的设计与实现总结文档,是一份很不错的参考资料,具有较高参考价值,感兴趣的可以下载看看………………
上传时间: 2022-05-01
上传用户:hbsun
资源简介:基于FPGA的全数字锁相环设计,内有设计过程和设计思想
上传时间: 2013-08-13
上传用户:fqscfqj
资源简介:用verilog语言编写的全数字锁相环的源代码,基于fpga平台
上传时间: 2015-06-13
上传用户:wanqunsheng
资源简介:一种改进的全数字锁相环设计 一种改进的全数字锁相环设计
上传时间: 2013-12-24
上传用户:stampede