定点乘法器设计(中文)
运算符：
+ 对其两边的数据作加法操作; A + B
- 从左边的数据中减去右边的数据; A - B
- 对跟在其后的数据作取补操作，即用0减去跟在其后的数据; - B
* 对其两边的数据作乘法操作; A * B
& 对其两边的数据按位作与操作; A & B
# 对其两边的数据按位作或操作; A # B
@ 对其两边的数据按位作异或操作; A @ B
~ 对跟在其后的数据作按位取反操作; ~ B
<< 以右边的数据为移位量将左边的数据左移; A << B
$ 将其两边的数据按从左至右顺序拼接; A $ B
资源简介： 定点乘法器设计(中文) 运算符： + 对其两边的数据作加法操作; A + B - 从左边的数据中减去右边的数据; A - B - 对跟在其后的数据作取补操作，即用0减去跟在其后的数据; - B * 对其两边的数据作乘法操作; A * B & 对...
上传时间： 2013-12-17
上传用户：trepb001
资源简介：定点乘法器的设计，挺经典的！大家好好琢磨．
上传时间： 2013-12-22
上传用户：wab1981
资源简介：在精密乘法器设计中采用AD630整流放大器:
上传时间： 2013-07-10
上传用户：zhyiroy
资源简介：设计了一个基于FPGA的单精度浮点数乘法器.设计中采用改进的带偏移量的冗余Booth3算法和跳跃式Wallace树型结构,并提出对Wallace树产生的2个伪和采用部分相加的方式,提高了乘法器的运算速度;加入对特殊值的处理模块,完善了乘法器的功能.本设计在Altera DE2开发...
上传时间： 2013-10-09
上传用户：xjy441694216
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上传时间： 2013-10-13
上传用户：yl1140vista
资源简介：精通verilog HDL语言编程源码之2--常用乘法器设计
上传时间： 2014-11-28
上传用户：赵云兴
资源简介：精通verilog HDL语言编程源码之3--伽罗华域乘法器设计
上传时间： 2013-12-18
上传用户：youke111
资源简介：Verilog hdl语言 常用乘法器设计，可使用modelsim进行仿真
上传时间： 2017-01-02
上传用户：lunshaomo
资源简介：Verilog hdl语言 伽罗华域GF（q）乘法器设计，可使用modelsim进行仿真
上传时间： 2013-12-27
上传用户：ls530720646
资源简介：RS(204,188)译码器的设计 异步FIFO设计 伪随即序列应用设计 CORDIC数字计算机的设计 CIC的设计 除法器的设计 加罗华域的乘法器设计
上传时间： 2017-01-24
上传用户：缥缈
