代码搜索：V - 源码地带

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mymult_bb.v

// megafunction wizard: %ALTFP_MULT%VBB% // GENERATION: STANDARD // VERSION: WM1.0 // MODULE: ALTFP_MULT // ============================================================ // File Name: mymult.v

http://www.codebf.com/read/16169/663483
agc.v

module agc(clk,rst,x_in,power,y_out); parameter MN=64250; input clk; input rst; input [15:0]x_in; output [15:0]y_out; output [36:0]power; reg[36:0]x_power,x_power1; reg[5:0]cnt; wire[31:0]x_o

http://www.codebf.com/read/16169/663486
eeprom_wr.v

/**************************************************************************** 模块名称：EEPROM_WR 文件名：eeprom_wr.v 模块功能：EEPROM读写器，可以根据MCU的并行数据、地址线和读/写的控制线对EEPROM (AT24C02/4/8/16)的行为模块进行随机

http://www.codebf.com/read/16202/664827
signal.v

/**************************************************************************** 模块名称：Signal 文件名：signal.v 模块功能：用于产生测试信号，对所设计的EEPROM_WR模块进行测试。Signal模块能对被测试模块产生的ack信号产生响应，发出模仿MCU的数据、地址信号 ...

http://www.codebf.com/read/16202/664828
eeprom.v

/**************************************************************************** 模块名称：EEPROM 文件名：eeprom.v 模块功能：用于模拟真实的EEPROM（AT24C02/4/8/16）的随机读写的功能。对于符合 AT24C02/4/8/16 要求的scl和sda 随机读/写信号能

http://www.codebf.com/read/16202/664829
top.v

//顶层模块： /**************************************************************************** 模块名称：Top 文件名：top.v 模块功能：用于把产生测试信号的模块（Signal）与设计的具体模块（EEPROM_WR）以及EEPROM虚拟模块连接起来的模块，用于全面测试。模块说明：本 ...

http://www.codebf.com/read/16202/664830
datactl.v

//????? //-------------------------------------------------------------------- module datactl (data,in,data_ena); output [7:0]data; input [7:0]in; input data_ena; assign data = (data_ena)? in

http://www.codebf.com/read/16202/664833
clk_gen.v

// ????? //------------------------------------------------------------------------------------------------------------ module clk_gen (clk,reset,clk1,clk2,clk4,fetch,alu_clk); input clk,reset; ou

http://www.codebf.com/read/16202/664836
counter.v

//????? //------------------------------------------------------------------------------ module counter ( pc_addr, ir_addr, load, clock, rst); output [12:0] pc_addr; input [12:0] ir_addr; input l

http://www.codebf.com/read/16202/664837
machinectl.v

//????? //------------------------------------------------------------------------------ module machinectl( ena, fetch, rst); output ena; input fetch, rst; reg ena; always @(posedge fetch or

http://www.codebf.com/read/16202/664838

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