代码搜索：V - 源码地带

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sdram_ctrl.v

`timescale 1ns / 1ps //////////////////////////////////////////////////////////////////////////////// // Company : // Engineer : // Create Date : // Design Name : // Module Name : sdram_to

http://www.codebf.com/read/11637/231887
rdfifo.v

// megafunction wizard: %FIFO% // GENERATION: STANDARD // VERSION: WM1.0 // MODULE: dcfifo // ============================================================ // File Name: rdfifo.v // Megafuncti

http://www.codebf.com/read/11637/231906
sdram_wr_data.v

`timescale 1ns / 1ps //////////////////////////////////////////////////////////////////////////////// // Company : // Engineer : // Create Date : // Design Name : // Module Name : sdram_wr

http://www.codebf.com/read/11637/231910
uart_tx.v

`timescale 1ns / 1ps //////////////////////////////////////////////////////////////////////////////// // Company : // Engineer : // Create Date : // Design Name : // Module Name : uart_tx

http://www.codebf.com/read/11637/231915
sdram_top.v

`timescale 1ns / 1ps //////////////////////////////////////////////////////////////////////////////// // Company : // Engineer : // Create Date : // Design Name : // Module Name : sdram_to

http://www.codebf.com/read/11637/231916
uart_speed_select.v

`timescale 1ns / 1ps //////////////////////////////////////////////////////////////////////////////// // Company : // Engineer : // Create Date : // Design Name : // Module Name : uart_spee

http://www.codebf.com/read/11637/231924
led_test.v

`timescale 1ns / 1ps //////////////////////////////////////////////////////////////////////////////// // Company : // Engineer : // Create Date : // Design Name : // Module Name : sdr_test

http://www.codebf.com/read/11637/231927
sys_ctrl_task.v

`timescale 1ns/1ns //////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // // Create Date: 11:45:36 04/01/2009 // Design Name: cpu_cpld // Mod

http://www.codebf.com/read/11637/231932
print_task.v

//////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // // Create Date: 11:45:36 04/01/2009 // Design Name: cpu_cpld // Module Name: D:/ver

http://www.codebf.com/read/11637/231934
tb_gene.v

//testbench for vgasdram `timescale 1ns/1ns module tb_gene; reg clk; //系统时钟，50MHz reg rst_n; //复位信号，低电平有效 wire [7:0] wrf_din; wire wrf_wrreq; wire syswr_done; wire[21:0] sys_wraddr;

http://www.codebf.com/read/11637/231942

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