sdram读写

				`timescale 1ns / 1ps
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				// Company		: 
				// Engineer		: 
				// Create Date	: 
				// Design Name	: 
				// Module Name	: sdr_test
				// Project Name	: 
				// Target Device: Cyclone EP1C3T144C8 
				// Tool versions: Quartus II 9.1
				// Description	: 
				//				
				// Revision		: V1.0
				// Additional Comments	:  
				// 
				////////////////////////////////////////////////////////////////////////////////
				module led_test(
								clk,sys_rst_n,led
								);
				input clk;
				input sys_rst_n;
				
				output[3:0] led;
				
				reg[3:0] led;
				reg[24:0] cnt;
				always @(posedge clk or negedge sys_rst_n)
					if(!sys_rst_n) cnt					else cnt					
				wire cnt1s_down=(cnt==25'h17d7840);
				
				always @(posedge clk or negedge sys_rst_n)
					if(!sys_rst_n) led					else if(cnt1s_down)	led					
				endmodule