8位加法器和减法器设计实习报告
/dl/21488.html
标签： 8位 加法器 减法器 实习报告
上传时间： 2013-10-22
上传用户：sjyy1001
这是个vhdl编写的16bit的加减法器
/dl/170214.html
标签： vhdl bit 16 编写
上传时间： 2015-07-01
上传用户：许小华
这是我最近买的一套CPLD开发板VHDL源程序并附上开发板的原理图,希望对你是一个很好的帮助!其中内容为:8位优先编码器,乘法器,多路选择器,二进制转BCD码,加法器,减法器,简单状态机,四位比较器,7段数码管,i2c总线,lcd液晶显示,拨码开关,串口,蜂鸣器,矩阵键盘,跑马灯,交通灯,数字时钟. ...
/dl/178227.html
标签： CPLD VHDL BCD 开发板
上传时间： 2015-07-23
上传用户：李梦晗
用VHADL和Verilog HDL实现带进位的8位加减法器。
/dl/319495.html
标签： Verilog VHADL HDL 8位
上传时间： 2016-07-12
上传用户：bruce
这是一个利用MAX PULL 制作的VHDL的减法器的程序 如果有需要仿真图的 请叫站长联系我
/dl/326700.html
标签： PULL VHDL MAX 减法器
上传时间： 2014-01-10
上传用户：baitouyu
用硬件描述语言编程实现减法器,实现两个操作数的减法
/dl/363951.html
标签： 硬件描述语言 减法器 减法 操作
上传时间： 2014-01-14
上传用户：gundamwzc
软件的使用程序并附上开发板的原理图,希望对你是一个很好的帮助!其中内容为:8位优先编码器,乘法器,多路选择器,二进制转BCD码,加法器,减法器,简单状态机,
/dl/423559.html
标签： BCD 软件 使用程序 8位
上传时间： 2014-01-05
上传用户：xzt
FPGA开发板配套Verilog HDL代码。芯片为Mars EP1C6F。是基础实验的源码。包括加法器、减法器、乘法器、多路选择器等。
/dl/444623.html
标签： Verilog EP1C6F FPGA Mars
上传时间： 2014-11-10
上传用户：15736969615
该程序实现的N位全减器，首先实现一位的减法器，之后实现N位全减器。
/dl/142669.html
标签： 程序 减
上传时间： 2015-04-18
上传用户：moerwang
除法器的设计本文所采用的除法原理是：对于八位无符号被除数A，先对A转换成高八位是0低八位是A的数C，在时钟脉冲的每个上升沿C 向左移动一位，最后一位补零，同时判断C的高八位是否大于除数B，如是则C的高八位减去B，同时进行移位操作，将C的第二位置1。否则，继续移位操作。经过八个周期后，所得到的C的高八位为余数，第八 ...
/dl/299485.html
标签： 除法器 除法 符号
上传时间： 2014-11-23
上传用户：皇族传媒
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