除法器的设计本文所采用的除法原理是：对于八位无符号被除数A，先对A转换成高八位是0低八位是A的数C，在时钟脉冲的每个上升沿C 向左移动一位，最后一位补零，同时判断C的高八位是否大于除数B，如是则C的高八位减去B，同时进行移位操作，将C的第二位置1。否则，继续移位操作。经过八个周期后，所得到的C的高八位为余数，第八 ...
/dl/467491.html
标签： 除法器 除法 符号
上传时间： 2017-07-20
上传用户：redmoons
基于微处理器的数字PID控制器改变了传统模拟PID控制器参数整定不灵活的问题。但是常规微处理器容易在环境恶劣的情况下出现程序跑飞的问题，如果实现PID软算法的微处理器因为强干扰或其他原因而出现故障，会引起输出值的大幅度变化或停止响应。而FPGA的应用可以从本质上解决这个问题。因此，利用FPGA开发技术，实现智能控制 ...
/dl/9365.html
标签： FPGA PID 控制器
上传时间： 2013-06-13
上传用户：15071087253
在很多高精度计算场合需要采用浮点运算。过去用门电路进行各种运算通常为定点运算，但其计算精度有限。随着现场可编程门阵（FPGA）的迅速发展，可以采用FPGA实现浮点运算。 本文首先介绍定点数和浮点数的格式，完成基于FPGA的几种常用浮点运算器的VHDL设计，包括浮点数与定点数之间的相互转换，浮点加法器、减法器、乘法器 ...
/dl/12596.html
标签： FPGA 浮点运算器
上传时间： 2013-05-20
上传用户：hechao3225
/dl/12708.html
上传时间： 2013-05-24
上传用户：gyq
虚短和虚断的概念 由于运放的电压放大倍数很大，一般通用型运算放大器的开环电压放大倍数都在80 dB以上。而运放的输出电压是有限的，一般在 10 V～14 V。因此运放的差模输入电压不足1 mV，两输入端近似等电位，相当于 “短路”。开环电压放大倍数越大，两输入端的电位越接近相等。 “虚短”是指在分析运算放大 ...
/dl/21429.html
标签： 运算放大器 虚断
上传时间： 2013-11-04
上传用户：181992417
实验课的作业，包括半加器、全加器、加/减法器，使用逻辑图和VHDl描述，包括分析和报告。
/dl/170129.html
标签： 实验
上传时间： 2013-12-25
上传用户：从此走出阴霾
朋友，我是Jawen.看到先前上载的一套CPLD开发板的VHDL源码挺受欢迎的，现在就将她的Verilog源码也一并贡献给大家：8位优先编码器,乘法器,多路选择器,二进制转BCD码,加法器,减法器,简单状态机,四位比较器,7段数码管,i2c总线,lcd液晶显示,拨码开关,串口,蜂鸣器,矩阵键盘,跑马灯,交通灯,数字时钟 ...
/dl/190849.html
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上传时间： 2014-01-23
上传用户：wys0120
用verlog语言编的一些基础实验,适合于FPGA/CPLD的初学者。内容包括8位优先编码器，乘法器，除法器，多路选择器，二进制转BCD码，加法器，减法器等等。
/dl/221711.html
标签： verlog FPGA CPLD 8位
上传时间： 2013-12-29
上传用户：siguazgb
用verilog hdl编写的一些例程，包括加法器/减法器等等，例子较多就不一一列举了
/dl/259996.html
标签： verilog hdl 编写
上传时间： 2013-12-20
上传用户：fhzm5658
一个数码管显示的测试程序，内含加法器、减法器，4-7译码器，计数器等。
/dl/289503.html
标签： 数码管显示 测试程序
上传时间： 2013-11-28
上传用户：851197153
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