用verilog编写的三分频器代码，用modelsim测试没有问题，有问题请反馈给我
/dl/514224.html
标签： verilog 三分频 代码
上传时间： 2017-02-26
上传用户：zhangqi
用verilog设计加法器，经modelsim仿真测试没问题。有问题请反馈。
/dl/514225.html
标签： verilog 加法器
用verilog设计的加法器，经过modelsim工具验证无问题。有问题请反馈。
/dl/514235.html
标签： Verilog 加法器
上传时间： 2017-02-27
用xilinxIP联合modelsim进行仿真
/dl/514414.html
标签： DDS FFT IP核 仿真
上传时间： 2017-03-17
上传用户：oyoyooo
用verilog编写的网卡芯片rtl级。前仿后仿都通过了，可以在modelsim上运行察看
/dl/521082.html
标签： rtl 网卡芯片
上传时间： 2019-12-06
上传用户：木瓜呱呱呱
本资料介绍如何使用modelsim进行功能仿真
/dl/522850.html
标签： modelsin 操作
上传时间： 2020-09-20
上传用户：
电子书-FPGA与Matlab联合实战V1.0 127页前言 作为网络上第一个开源此技术，笔者迫不及待地想将此技术分享出来。笔者从 2011 年 接触 FPGA 以来，从各个方面使用 FPGA，无论是控制、图像视频、IC 前端验证、仿真测试， 各个部分都有所触及，2015 年第一次接触到 FPGA 与 matlab 的硬件在环实时仿真，就对感 受到技术的强大， ...
/dl/744535.html
标签： matlab fpga
上传时间： 2021-10-23
上传用户：ibeikeleilei
FPGA那些事儿--TimeQuest静态时序分析REV7.0，FPGA开发必备技术资料--262页。前言这是笔者用两年构思准备一年之久的笔记，其实这也是笔者的另一种挑战。写《工具篇I》不像写《Verilog HDL 那些事儿》系列的笔记一样，只要针对原理和HDL 内容作出解释即可，虽然《Verilog HDL 那些事儿》夹杂着许多笔者对Verilog 的独特见解 ...
/dl/833404.html
标签： FPGA TimeQues 静态时序分析 Verilog HDL
上传时间： 2022-05-02
上传用户：qdxqdxqdxqdx
随着手机摄像头和数码相机性能的提升，增加摄像头设备到平台处理器之间的传输带宽变越来越有必要，传统的DVP接口已经不能适应现在的科技发展。在这样的大形势下MIPI联盟应运而生，它制定了一个通用的标准来规范高性能移动终端的接口，而它的子协议MIPI CSI-2则完美的解决了摄像头设备与平台处理器之间高速通信的难题，提供 ...
/dl/834718.html
标签： mipi 摄像头 接口
上传时间： 2022-05-30
上传用户：kingwide
第41讲 Tcl在Vivado中的应用（7）：非工程模式下的设计流程管理第40讲 Tcl在Vivado中的应用（6）：工程模式下的设计流程管理第39讲 Tcl在Vivado中的应用（5）：使用Xilinx Tcl Store第38讲 Tcl在Vivado中的应用（4）：嵌入自定义Tcl命令第37讲 Tcl在Vivado中的应用（3）：使用Hook Script第36讲 Tcl在Vivado中的应用（2）： ...
/dl/835424.html
标签： vivado
上传时间： 2022-06-13
上传用户：jason_vip1
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