Xilinx UltraScale™ 架构针对要求最严苛的应用，提供了前所未有的ASIC级的系统级集成和容量。 UltraScale架构是业界首次在All Programmable架构中应用最先进的ASIC架构优化。该架构能从20nm平面FET结构扩展至16nm鳍式FET晶体管技术甚至更高的技术，同 时还能从单芯片扩展到3D IC。借助Xilinx Vivado® ...
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标签： UltraScale Xilinx 架构
上传时间： 2013-11-17
上传用户：皇族传媒
可编程逻辑器件入门指导
/dl/32073.html
标签： 可编程逻辑器件
上传时间： 2013-10-23
上传用户：yuzsu
简单明了的VHDL程序实现24小时计时时钟！
/dl/32111.html
标签： FPGA VHDL 语言 编写
上传时间： 2013-10-19
上传用户：ikemada
01_Altera器件的推荐代码风格
/dl/32200.html
标签： Altera 器件 代码
上传时间： 2013-11-06
上传用户：huaidan
第1章 数字系统EDA设计概论 第2章 可编程逻辑器件设计方法 第3章 VHDL语言基础 第4章 数字逻辑单元设计 第5章 数字系统高级设计技术（*） 第6章 基于HDL设计输入 第7章 基于原理图设计输入 第8章 设计综合和行为仿真 第9章 设计实现和时序仿真 第10章 设计下 ...
/dl/32345.html
标签： VHDL EDA
上传时间： 2014-01-08
上传用户：kao21
FPGA全局时钟约束(Xilinx)
/dl/32355.html
标签： Xilinx FPGA 全局 时钟约束
上传时间： 2013-11-13
上传用户：农药锋6
本资料是关于Altera公司基本器件的主要介绍（主要特性、优势、适用配置器件、型号、引脚、下载电缆、软件等） 目 录 1、 MAX7000系列器件 2、 MAX3000A系列器件 3、 MAX II 系列器件 4、 Cyclone系列器件 5、 Cyclone II系列器件 6、 Stratix系列器件 7、 Stratix GX系 ...
/dl/32396.html
标签： ALTERA 器件
上传时间： 2013-10-16
上传用户：文993
赛灵思ZYNQ-7000EPP系列开辟新型器件先河
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标签： ZYNQ 7000 EPP 赛灵思
上传时间： 2013-10-22
上传用户：eastgan
赛灵思推出业界首款自动化精细粒度时钟门控解决方案，该解决方案可将 Virtex®-6 和 Spartan®-6 FPGA 设计方案的动态功耗降低高达 30%。赛灵思智能时钟门控优化可自动应用于整个设计，既无需在设计流程中添加更多新的工具或步骤，又不会改变现有逻辑或时钟，从而避免设计修改。此外，在大多数情况下 ...
/dl/32629.html
标签： 370 WP 智能时钟 动态
上传时间： 2013-11-16
上传用户：eastimage
提出了一种基于FPGA的时钟跟踪环路的设计方案,该方案简化了时钟跟踪环路的结构,降低了时钟调整电路的复杂度。实际电路测试结果表明,该方案能够使接收机时钟快速准确地跟踪发射机时钟的变化,且时钟抖动小、稳准度高、工作稳定可靠。 ...
/dl/32648.html
标签： FPGA 时钟 跟踪环路
上传时间： 2014-12-28
上传用户：498732662
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