用walsh算法实现的符号数乘法器,asic流片时,可以不用公司的付费乘法器的ip core.
/dl/167451.html
标签： walsh asic core 乘法器
上传时间： 2015-06-22
上传用户：liuchee
本人编写的定点除法器,开发软件为XILINX的ISE6.2,通过PAR仿真.
/dl/168700.html
标签： XILINX ISE 6.2 PAR
上传时间： 2014-01-17
上传用户：www240697738
移位相加硬件乘法器,基于FPGA的VHDL语言编写的,含有全部文件
/dl/170347.html
标签： FPGA VHDL 移位 硬件
上传时间： 2015-07-01
上传用户：bakdesec
８＊８的乘法器verilog源代码,经过编译仿真的，绝对真确，对初学者很有帮助
/dl/172624.html
标签： verilog 乘法器 源代码 仿真
上传时间： 2014-01-14
上传用户：txfyddz
一个用VerilogHDL语言编写的8X8的乘法器
/dl/177781.html
标签： VerilogHDL 8X8 语言 编写
上传时间： 2015-07-22
上传用户：teddysha
这是我最近买的一套CPLD开发板VHDL源程序并附上开发板的原理图,希望对你是一个很好的帮助!其中内容为:8位优先编码器,乘法器,多路选择器,二进制转BCD码,加法器,减法器,简单状态机,四位比较器,7段数码管,i2c总线,lcd液晶显示,拨码开关,串口,蜂鸣器,矩阵键盘,跑马灯,交通灯,数字时钟. ...
/dl/178227.html
标签： CPLD VHDL BCD 开发板
上传时间： 2015-07-23
上传用户：李梦晗
verilog实现16*16位乘法器，带测试文件
/dl/186541.html
标签： verilog 16 乘法器
上传时间： 2013-12-18
上传用户：天诚24
用VHDL语言编写的三位二进制的乘法器，其原理是每位相乘后再错位相加
/dl/188446.html
标签： VHDL 语言 编写 二进制
上传时间： 2014-08-31
上传用户：66666
mux4*1 vhdl 乘法器源码 经过测试直接可用
/dl/189651.html
标签： vhdl mux 乘法器 源码
上传时间： 2015-08-28
上传用户：yy541071797
fulladder.vhd 一位全加器 adder.vhd 四位全加器 multi4.vhd 四位并行乘法器
/dl/192196.html
标签： vhd fulladder adder multi
上传时间： 2015-09-03
上传用户：上善若水
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