基于FPGA的分频器设计,已经通过了仿真(VHDL语言编写)
/dl/214695.html
标签： FPGA VHDL 分频器 仿真
上传时间： 2013-12-14
上传用户：haoxiyizhong
设计一个可编程间隔定时器，完成8253的功能，实现以下几点要求： 1、 含有3个独立的16位计数器，能够进行3个16位的独立计数。 2、 每一种计数器具有六种工作模式。 3、 能进行二进制/十进制减法计数。 4、 可作定时器或计数器。 ...
/dl/227226.html
标签： 可编程 定时器
上传时间： 2015-11-28
上传用户：lwwhust
vhdl语言描述分频器，实现2、4、8、16……分频，经过实践
/dl/232610.html
标签： vhdl 语言 分频器
上传时间： 2013-12-30
上传用户：hongmo
verilog分频器～时钟为50hmz，波特率采用9600bps～
/dl/234234.html
标签： verilog hmz 50 分频器
上传时间： 2013-12-27
DPLL由 鉴相器 模K加减计数器 脉冲加减电路 同步建立侦察电路 模N分频器 构成. 整个系统的中心频率(即signal_in和signal_out的码速率的2倍) 为clk/8/N. 模K加减计数器的K值决定DPLL的精度和同步建立时间,K越大,则同步建立时间长,同步精度高.反之则短,低. ...
/dl/248673.html
标签： signal_out signal_in DPLL 模
上传时间： 2013-12-26
上传用户：希酱大魔王
使用verilog编写分频器，包括奇分频和偶分频，可以进行任意奇偶分频
/dl/250175.html
标签： verilog 编写 分频器
上传时间： 2016-01-23
上传用户：stvnash
任意整数分频器的vhdl源程序,放心使用. 无版权问题,欢迎copy.
/dl/252336.html
标签： vhdl copy 整数 分频器
上传时间： 2016-01-28
上传用户：372825274
分频器，自己尝试编辑的，20和40分频，可以
/dl/254658.html
标签： 分频器
上传时间： 2014-01-04
上传用户：梧桐
基于fpga和sopc的用VHDL语言编写的EDA数控分频器
/dl/255021.html
标签： fpga VHDL sopc EDA
上传时间： 2014-01-03
上传用户：yan2267246
基于vhdl的数控分频器设计的源代码及仿真
/dl/257943.html
标签： vhdl 数控 分频器 仿真
上传时间： 2016-02-11
上传用户：410805624
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