本文介绍基于 AVR 嵌入系统的三相660 伏电力智能投切开关装置的开发设计。该装置以ATmega48V 为核心器件，采用零电压接通，零电流分断技术，在投入和切断瞬间由可控硅承载线路电流，而在正常闭合工作时由电磁接触器承载电流。可广泛应用于电力谐波治理和无功补偿设备中作为开关部件，具有无冲击电流、响应时间短等特性。在 ...
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标签： AVR 单片机 电力 装置
上传时间： 2013-10-10
上传用户：气温达上千万的
汇编语言程序设计案例1—动态显示/障碍物检测/障碍物方位检测 10-1. LED数码管显示原理10-2. 案例分析1（2位学号显示)10-3. 案例分析2(简易按键抢答)10-4. CJNE、JC、JNC的应用10-5. 课后思考和实验准备11-1. 智能小车障碍检测原理11-2. 智能小车障碍检测硬件实现11-3. 智 ...
/dl/31421.html
标签： 检测 汇编语言 案例 动态显示
上传时间： 2013-11-10
上传用户：togetsomething
实现动态显示效果的方法和以上几种基本类似，这里以滚动显示为例作一说明。对于需要滚动的文字，可以将其设置为位图格式，暂存于内存中，然后利用VC 提供的位图拷贝函数BitBlt将位图复制到显示位置。对于特殊字符或图形，则可以直接利用BitBlt函数调用到显示位置。然后在类CLEDDlg的 OnTimer函数中调用该函数，以实现文字的 ...
/dl/31656.html
标签： LED 显示屏 动态显示 程序
上传时间： 2013-11-06
上传用户：zl520l
在数字滤波器中，FIR滤波器是一种结构简单且总是稳定的滤波器，同时也只有FIR滤波器拥有线性相位的特性。传统的直接型滤波器运算速度过慢，而改进型的DA结构的滤波器需要过高的芯片面积消耗大量的逻辑资源很难达到运算速度以及逻辑资源节约的整体优化。本文提出了一种基于RAG算法的FIR滤波器，与传统的基于DA算法的滤波器结 ...
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标签： FPGA FIR 滤波器 优化算法
上传时间： 2014-12-28
上传用户：feilinhan
赛灵思spartan6系列FPGA片内资源设计指导
/dl/32166.html
标签： spartan6 FPGA 赛灵思 资源
上传时间： 2013-10-28
上传用户：hahayou
04_Altera_CPLD的资源优化
/dl/32191.html
标签： Altera_CPLD 资源
上传时间： 2013-11-16
上传用户：wtrl
03_Altera_FPGA的资源优化
/dl/32194.html
标签： Altera_FPGA 资源
上传时间： 2013-11-21
上传用户：dumplin9
针对调制样式在不同环境下的变化，采用了FPGA部分动态可重构的新方法，通过对不同调制样式信号的解调模块的动态加载，来实现了不同环境下针对不同调制样式的解调。这种方式比传统的设计方式具有更高的灵活性、可扩展性，并减低了成本和功耗。该设计方案同时也介绍了FPGA部分动态可重构的概念和特点，可 ...
/dl/32509.html
标签： FPGA 部分动态可重构 信号解调系统
上传时间： 2013-11-11
上传用户：GeekyGeek
赛灵思推出业界首款自动化精细粒度时钟门控解决方案，该解决方案可将 Virtex®-6 和 Spartan®-6 FPGA 设计方案的动态功耗降低高达 30%。赛灵思智能时钟门控优化可自动应用于整个设计，既无需在设计流程中添加更多新的工具或步骤，又不会改变现有逻辑或时钟，从而避免设计修改。此外，在大多数情况下 ...
/dl/32629.html
标签： 370 WP 智能时钟 动态
上传用户：eastimage
目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构 ...
/dl/32677.html
标签： Xilinx FPGA 全局时钟资源
上传时间： 2014-01-01
上传用户：maqianfeng
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