《设计与验证VerilogHDL》源码实例 和 Verilog规范

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关键词: VerilogHDL Verilog 源码
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				@P:  Worst Slack : -0.475
				@P:  syn_rst|clk - Estimated Frequency : 315.5 MHz
				@P:  syn_rst|clk - Requested Frequency : 371.2 MHz
				@P:  syn_rst|clk - Estimated Period : 3.169
				@P:  syn_rst|clk - Requested Period : 2.694
				@P:  syn_rst|clk - Slack : -0.475
							

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