| 软件大小： | 5556 K | ||
| 上传用户： | ahkid | ||
| 关键词： | VerilogHDL Verilog 源码 | ||
| 下载地址： | 免注册下载 普通下载 |
|
|
相关代码 |
|
#-- Synplicity, Inc.
#-- Version Synplify Pro 8.1
#-- Project file C:\prj\Example-6-1\FSM\state2\state2.prd
#-- Written on Fri Dec 16 18:27:33 2005
#
### Watch Implementation type ###
#
watch_impl -all
#
### Watch Implementation properties ###
#
watch_prop -clear { state2|clk - Estimated Frequency }