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Verilog-RISC CPU 代码实现了简单的RISC cpu

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datactl.v datactl.v datactl.v datactl.v datactl.v datactl.v datactl.v datactl.v

				//?????
				//--------------------------------------------------------------------
				module datactl (data,in,data_ena);
				output [7:0]data;
				input [7:0]in;
				input data_ena;
				
				assign  data = (data_ena)? in : 8'bzzzz_zzzz;
				
				endmodule
				//--------------------------------------------------------------------


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