《设计与验证Verilog HDL》光盘内容

源代码在线查看： clk_div_phase.tlg


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clk_div_phase.tlg clk_div_phase.tlg clk_div_phase.tlg mod_copy1.tlg mod_copy2.tlg decode.tlg top.tlg top.tlg

				Selecting top level module clk_div_phase
				@N:"C:\prj\Example-4-7\clk_div_phase\clk_div_phase.v":1:7:1:19|Synthesizing module clk_div_phase


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