设计与验证verilog hdl

源代码在线查看： mod_copy1.tlg


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mod_copy1.tlg mod_copy2.tlg mod_copy1.v mod_copy1.edn mod_copy1.srm decode.tlg top.tlg top.tlg

				Selecting top level module mod_copy1
				@N:"C:\prj\Chapter5\Example-5-7\source\mod_copy1.v":1:7:1:15|Synthesizing module mod_copy1


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