Design and Test_Verilog HDL——EDA先锋工作室《设计与验证—Verilog HDL》配书源代码

源代码在线查看: asyn_rst.plg

软件大小: 1844 K
上传用户: ranzige
关键词: Test_Verilog HDL Verilog Design
下载地址: 免注册下载 普通下载 VIP

相关代码

				@P:  Worst Slack : -0.532
				@P:  asyn_rst|clk - Estimated Frequency : 281.9 MHz
				@P:  asyn_rst|clk - Requested Frequency : 331.7 MHz
				@P:  asyn_rst|clk - Estimated Period : 3.547
				@P:  asyn_rst|clk - Requested Period : 3.015
				@P:  asyn_rst|clk - Slack : -0.532
							

相关资源