设计与验证verilog hdl

源代码在线查看： case_decode.tlg


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case_decode.tlg case_decode.tlg case_decode.tlg case_decode.tlg case_decode.tlg mod_copy1.tlg mod_copy2.tlg decode.tlg

				Selecting top level module case_decode
				@N:"C:\prj\Example-4-10\decode\case\case_decode.v":4:7:4:17|Synthesizing module case_decode


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