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设计与验证verilog hdl

源代码在线查看： mod_copy2.v

软件大小：	1828 K
上传用户：	NJ_WK
关键词：	verilog hdl
下载地址：	免注册下载普通下载


相关代码
mod_copy2.v mod_copy2.tlg mod_copy2.srm user_logic.v rcvr.v uart.v txmit.v wb_slave_behavioral.v

				module mod_copy1 (sel, a, b, c, d, data_out);
				input sel, a, b, c, d;
				output data_out;
				
				wire temp1, temp2;
				assign temp1 = (sel)? (a) : (c) ;
				assign temp2 = (sel)? (b) : (d) ;
				assign data_out = temp1 + temp2;
				
				
				endmodule


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