一位十进制全加器!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!
资源简介:一位十进制全加器!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!
上传时间: 2019-06-12
上传用户:暗香666
资源简介:8*8乘法器及其测试:采用booth编码的乘法器:1. ultipler_quick_add_4 即4位的并行全加器,在这里主要起了两个作用:第一个是在求部分积单元时,当编码为3x时用来输出部分积;另外一个是在将部分积加起来时,求3到6位时所用到。 2. ultiplier_quick_add_5...
上传时间: 2016-07-12
上传用户:zhaiye
资源简介:半加器 或门 1位二进制全加器顶层设计描述
上传时间: 2014-01-03
上传用户:cursor
资源简介:1位全加器 可以进行1位的二进制码的加法 想进行改进 改为4位或8位的全加器代码
上传时间: 2017-06-21
上传用户:希酱大魔王
资源简介:该程序实现的是n位全加器,首先用与非门实现一位全家器,最后实现n位的全加器。
上传时间: 2015-04-18
上传用户:fandeshun
资源简介:用一位全加器组成四位全加器. 所用语言是Verilog HDL. 主要用在加法器的设计中。
上传时间: 2015-05-02
上传用户:zukfu
资源简介:fulladder.vhd 一位全加器 adder.vhd 四位全加器 multi4.vhd 四位并行乘法器
上传时间: 2015-09-03
上传用户:上善若水
资源简介:由寄存器,全加器,移位寄存器,计数器,触发器和门电路构成补码一位除法器,将开关设定的补码形式出现的除数,被除数存入相应寄存器中.能用单脉冲按步演示运算全过程.
上传时间: 2013-12-24
上传用户:bjgaofei
资源简介:基于eda中vhdl语言的一位全加器的设计,详细的设计过程和实验现象,相互学习
上传时间: 2014-01-15
上传用户:baiom
资源简介:一位全加器,VERILOG实现,包括测试文件,测试可用,欢迎下载,共同学习
上传时间: 2013-12-24
上传用户:410805624