题目：一位加法器的设计
试实现一个十进制的1位数加法器，其中十进制数编码为8421码。十进制数加法可首先转换为二进制加法来执行。然后，若得到的和大于9，则产生一个进位值，并在得到的和值上加6(这是用来补足未使用的六种输入组合)。
要求：（1）利用基本逻辑门电路和编码器，译码器及计数器完成电路；
（2）用LED管显示。
资源简介：实现一位加法器的设计，假设输入参数为A,B，则输出为A,B的和
上传时间： 2017-01-02
上传用户：baiom
资源简介：题目：一位加法器的设计 试实现一个十进制的1位数加法器，其中十进制数编码为8421码。十进制数加法可首先转换为二进制加法来执行。然后，若得到的和大于9，则产生一个进位值，并在得到的和值上加6(这是用来补足未使用的六种输入组合)。 要求：（1）利用...
上传时间： 2017-05-09
上传用户：明天明天明天
资源简介：由寄存器,全加器,移位寄存器,计数器,触发器和门电路构成补码一位除法器,将开关设定的补码形式出现的除数,被除数存入相应寄存器中.能用单脉冲按步演示运算全过程.
上传时间： 2013-12-24
上传用户：bjgaofei
资源简介：为了缩短加法电路运行时间，提高FPGA运行效率，利用选择进位算法和差额分组算法用硬件电路实现32位加法器，差额分组中的加法单元是利用一种改进的超前进位算法实现，选择进位算法可使不同的分组单元并行运算，利用低位的运算结果选择高位的进位为1或者进位为...
上传时间： 2013-12-19
上传用户：jshailingzzh
资源简介：介绍8位加法器、分频电路、数字秒表的PPT，带源码，解释详细，一步一步学习，是学习VHDL的好
上传时间： 2013-12-23
上传用户：Divine
资源简介：8位加法器和减法器设计实习报告
上传时间： 2013-10-22
上传用户：sjyy1001
资源简介：超前进位加法器的设计
上传时间： 2013-10-19
上传用户：shen_dafa
资源简介：VHDL实现的超前进位加法器
上传时间： 2015-03-04
上传用户：leehom61
资源简介：8位加法器的原代码,主要内容下载看了就知道
上传时间： 2013-12-16
上传用户：思琦琦
资源简介：大学vhdl语言实验大全,基于max-plus2平台,内有8-3译码器,8位加法器,数字钟，数码显示，74ls138，8，4位计数器，d，rs触发器，加法器，交通灯等，此原码基于长江大学可编程器件实验箱,如要运行在其他平台上需要重新定义管脚
上传时间： 2013-12-23
上传用户：qiaoyue
