十进制加法计数器,是通过时钟脉冲来,在四个设置输入端设初始值,在输出端设每到一定的值时就会输出一个高电平
资源简介:十进制加法计数器.VHDL程序,可在Quratus 2中运行
上传时间: 2015-12-03
上传用户:nanxia
资源简介:带有异步复位和同步时钟的十进制加法计数器
上传时间: 2014-12-02
上传用户:黄华强
资源简介:vhdl 十进制加法计数器设计 已经调试成功
上传时间: 2014-01-01
上传用户:sy_jiadeyi
资源简介:十进制加法计数器,是通过时钟脉冲来,在四个设置输入端设初始值,在输出端设每到一定的值时就会输出一个高电平
上传时间: 2017-07-18
上传用户:com1com2
资源简介:基于Quartus II的十进制加法计数器的项目设计,包含了项目文件和VHDL源代码
上传时间: 2014-01-24
上传用户:亚亚娟娟123
资源简介:60进制加法计数器设计时主要采用数电知识,采用清零法和反馈置数法进行电路设计。用两片74161,采用反馈清零法进行电路设计,此时相当于设计两个加法计数器,左边的是高位片,此时的高位片在电路中相当于是一片六进制的加法计数器,逢六进清零,右边的是低位...
上传时间: 2017-05-21
上传用户:ztj182002
资源简介:数控分频器设计:对于一个加法计数器,装载不同的计数初始值时,会有不同频率的溢出输出信号。计数器溢出时,输出‘1’电平,同时溢出时的‘1’电平反馈给计数器的输入端作为装载信号;否则输出‘0’电平。
上传时间: 2015-07-16
上传用户:wxhwjf
资源简介:同步计数器和异步计数器在设计时有哪些区别?试用 六进制计数器和一个十进制计数器构成一个六十进制同步计数器。
上传时间: 2013-12-14
上传用户:xiaoyunyun
资源简介:带左拐的交通灯设计与25进制的加法计数器,Maxplus2软件中的Verilog语言编写
上传时间: 2015-10-08
上传用户:Shaikh
资源简介:基于fpga和sopc的用VHDL语言编写的EDA含异步清0和同步时钟使能的加法计数器
上传时间: 2014-01-17
上传用户:lhw888