4位二进制加法器,vhdl实现,外带译码器部分,清晰简洁,可读性好
资源简介:4位二进制加法器,vhdl实现,外带译码器部分,清晰简洁,可读性好
上传时间: 2017-07-03
上传用户:1101055045
资源简介:本程序是利用两个4位二进制并行加法器通过级联方式构成一个8位加法器。
上传时间: 2014-11-29
上传用户:270189020
资源简介:用VHDL设计一个4位二进制并行半加器,要求将被加数、加数和加法运算和用动态扫描的方式共阴数码管一同时显示出
上传时间: 2014-11-24
上传用户:haohaoxuexi
资源简介:8位的加法器设计,分4个工程完成的,用的是Quartus II软件。
上传时间: 2014-01-20
上传用户:myworkpost
资源简介:[VHDL经典设计26例]--在xilinx芯片上调试通过--[01--1位全加器][02--2选1多路选择器][03--8位硬件加法器][04--7段数码显示译码器][05--8位串入并出寄存器][6--8位并入串出寄存器][7--内部三态总线][8--含清零和同步时钟使能的4位加法计数器][9--数控分频器][1...
上传时间: 2014-09-06
上传用户:han_zh
资源简介:这个是带先行进位的加法器的vhdl代码,比较复杂,仅仅供大家参考.
上传时间: 2014-01-03
上传用户:klin3139
资源简介:16位高速加法器,采用verilog语言编写,已经成功仿真,能够运行
上传时间: 2013-12-24
上传用户:aix008
资源简介:4位全加器原码,包括仿真码和4位计数器码。
上传时间: 2015-09-25
上传用户:a673761058
资源简介:2个4位二进制数相加的加法器件,其结果显示在七段译码器中
上传时间: 2015-11-04
上传用户:chenjjer
资源简介:veriog实现的128位高速加法器,fpga实现
上传时间: 2013-11-29
上传用户:zhenyushaw