verilog实现的奇数分频器 针对任何规模的奇数分频
资源简介：verilog实现的奇数分频器 针对任何规模的奇数分频
上传时间： 2017-06-19
上传用户：GavinNeko
资源简介：技术分频器。把时钟分为奇数个，好像我做出来是个通用的。
上传时间： 2014-01-20
上传用户：515414293
资源简介：DPLL由 鉴相器 模K加减计数器 脉冲加减电路 同步建立侦察电路 模N分频器 构成. 整个系统的中心频率(即signal_in和signal_out的码速率的2倍) 为clk/8/N. 模K加减计数器的K值决定DPLL的精度和同步建立时间,K越大,则同步建立时间长,同步精度高.反之则短,低.
上传时间： 2013-12-26
上传用户：希酱大魔王
资源简介：利用计数器和分频器设计一个实时的时钟。一共需要1个模24计数器、2个模6计数器、2个模10计数器、一个生成1Hz的分频器和6个数码管解码器。最终用HEX5~HEX4显示小时（0~23），用HEX3~HEX2显示分钟（0~59），用HEX1~HEX0显示秒钟（0~59）。
上传时间： 2014-12-20
上传用户：dbs012280
资源简介：使用verilog实现全数字16QAM调制器，载波频率1MHZ，数据比特流的速率为100Kbps
上传时间： 2022-05-22
上传用户：tigerwxf1
资源简介：汇编语言程式设计,一个简单的文本文件编辑器,里面有完整的程序设计报告,基本实现文本文件的基本功能
上传时间： 2015-12-28
上传用户：qq521
资源简介：这是著名的TCPMP播放器在WINDWOWS,和WINCE下编译通过的源程序.笔者对其中的LIBMAD库做了针对ARM MPU的优化. 并增加了词幕功能.
上传时间： 2013-12-31
上传用户：wmwai1314
资源简介：摘要:分析了影响同步电动机矢m:控制电流控制环动态特性的主要因索.指出同步电动机反电动势是 其中最重要的{一扰因索针对通常采用的F I(比例一积分)电流调 y器因下作频带的限制无法在较高转速时 抑制反电动势的影响.提出了前馈补偿和变电流环增益的设计方法....
上传时间： 2016-05-22
上传用户：奇奇奔奔
资源简介：阐述了网络控制系统中的零阶保持器及短时通信的理论及实现方法，并进行了仿真验证了方法的有效性。
上传时间： 2013-12-20
上传用户：ikemada
资源简介：在 MAX+PLUS II开发环境下采用 VHDL语言 设计并实现了电表抄表器 讨论了系统的四个 组成模块的设计和 VHDL 的实现 每个模块采用 RTL 级描述 整体的生成采用图形输入法 通过波形仿真 下载芯片测试 完成了抄表器的功能
上传时间： 2013-12-26
上传用户：myworkpost
