VERILOG实现无分频时钟

相 关 资 源

• VERILOG实现无分频时钟免费下载

  资源简介：VERILOG实现无分频时钟，包括测试文件，经过验证可用

  标签： VERILOG 分频 时钟

  上传时间： 2017-05-19

  上传用户：牧羊人8920

• 不同方法FPGA/Verilog实现3分频,简单易懂免费下载

  资源简介：不同方法FPGA/Verilog实现3分频,简单易懂，便于理解

  标签： Verilog FPGA 分频

  上传时间： 2014-09-05

  上传用户：源弋弋

• 实现同一个时钟输入,可以实现多分频,在一个时钟的驱动下免费下载

  资源简介：实现同一个时钟输入,可以实现多分频,在一个时钟的驱动下

  标签： 时钟 分频 输入 驱动

  上传时间： 2014-01-17

  上传用户：evil

• 有实验结果,用MOSIN6编写的,是Verilog HDL语言实现的. 练习三 利用条件语句实现计数分频时序电路 实验目的： 1. 掌握条件语句在简单时序模块设计中的使用； 2. 学习在Ver免费下载

  资源简介：有实验结果,用MOSIN6编写的,是Verilog HDL语言实现的. 练习三 利用条件语句实现计数分频时序电路 实验目的： 1. 掌握条件语句在简单时序模块设计中的使用； 2. 学习在Verilog模块中应用计数器； 3. 学习测试模块的编写、综合和不同层次的仿真。 练习四 ...

  标签： Verilog MOSIN6 HDL Ver

  上传时间： 2016-11-19

  上传用户：mhp0114

• verilog语言 实现5分频程序免费下载

  资源简介：verilog语言 实现5分频程序

  标签： verilog 语言 分频 程序

  上传时间： 2013-12-24

  上传用户：851197153

• 用vhdl实现的分频器免费下载

  资源简介：用vhdl实现的分频器，可产生任意对主时钟的分频，从而是实现不同频率pwm的控制

  标签： vhdl 分频器

  上传时间： 2016-06-01

  上传用户：6546544

• 用verilog编写适中分频器 并且还有测试程序免费下载

  资源简介：用verilog编写适中分频器 并且还有测试程序

  标签： verilog 编写 分频器 测试程序

  上传时间： 2013-11-28

  上传用户：dongqiangqiang

• 用verilog编写适中分频器 并且还有测试程序免费下载

  资源简介：用verilog编写适中分频器 并且还有测试程序

  标签： verilog 编写 分频器 测试程序

  上传时间： 2013-12-17

  上传用户：evil

• 用VHDL语言实现六分频免费下载

  资源简介：用VHDL语言实现六分频，并且已经通过编译和仿真。由此可举一反三，实现任意偶数次分频。

  标签： VHDL 语言 分频

  上传时间： 2015-09-19

  上传用户：yyq123456789

• 该程序用VHDL硬件描述语言编写而成,已调试通过,程序运行后可实现三分频,这样就用软件设计代替了硬件设计,方便,稳定,不需要硬件调试!免费下载

  资源简介：该程序用VHDL硬件描述语言编写而成,已调试通过,程序运行后可实现三分频,这样就用软件设计代替了硬件设计,方便,稳定,不需要硬件调试!

  标签： VHDL 程序 硬件描述语言 三分频

  上传时间： 2013-12-24

  上传用户：huyiming139