数字锁相环设计

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• 基于FPGA的全数字锁相环设计免费下载

  资源简介：基于FPGA的全数字锁相环设计,内有设计过程和设计思想

  标签： FPGA 全数字 锁相环

  上传时间： 2013-08-13

  上传用户：fqscfqj

• PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿免费下载

  资源简介：PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上；顶层文件是PLL.GDF

  标签： 数据 Q5 PLL 输入

  上传时间： 2014-06-09

  上传用户：daguda

• PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), 数字锁相技术在通信领域应用非常广泛免费下载

  资源简介：PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), 数字锁相技术在通信领域应用非常广泛，本例用VHDL描述了一个锁相环作为参考，源码已经调试过。编译器synplicty.Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致,...

  标签： PLL 数字锁相环 接收 数字

  上传时间： 2013-12-31

  上传用户：hphh

• 一种改进的全数字锁相环设计 一种改进的全数字锁相环设计免费下载

  资源简介：一种改进的全数字锁相环设计 一种改进的全数字锁相环设计

  标签： 全数字 锁相环

  上传时间： 2013-12-24

  上传用户：stampede

• 用于时钟恢复的全数字锁相环设计免费下载

  资源简介：用于时钟恢复的全数字锁相环设计，可以去掉时钟的抖动。

  标签： 时钟恢复 全数字 锁相环

  上传时间： 2016-05-23

  上传用户：stewart·

• 收集的数字锁相环设计相关文章多篇.主要采用VHDL语言进行设计.免费下载

  资源简介：收集的数字锁相环设计相关文章多篇.主要采用VHDL语言进行设计.

  标签： VHDL 数字锁相环 语言

  上传时间： 2014-12-07

  上传用户：kytqcool

• 基于FPGA的全数字锁相环设计,内有设计过程和设计思想免费下载

  资源简介：基于FPGA的全数字锁相环设计,内有设计过程和设计思想

  标签： FPGA 全数字 锁相环 过程

  上传时间： 2017-02-11

  上传用户：evil

• 数字锁相环设计免费下载

  资源简介：数字锁相环设计，深入了解锁相环设计，对于想要了解锁相环内部机理的朋友是很有帮助的

  标签： 数字锁相环

  上传时间： 2017-04-08

  上传用户：784533221

• PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定免费下载

  资源简介：PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上； 顶层文件是PLL.GDF

  标签： Q5 数据 PLL 输入

  上传时间： 2017-07-24

  上传用户：璇珠官人

• 应用于十万门FPGA的全数字锁相环设计免费下载

  资源简介：在过去的十几年间，FPGA取得了惊人的发展：集成度已达到1000万等效门、速度可达到400～500MHz。随着FPGA的集成度不断增大，在高密度FPGA中，芯片上时钟的分布质量就变得越来越重要。时钟延时和时钟相位偏移已成为影响系统性能的重要因素。现在，解决时钟延时...

  标签： FPGA 应用于 全数字 锁相环

  上传时间： 2013-07-06

  上传用户：LouieWu