在过去的十几年间，FPGA取得了惊人的发展：集成度已达到1000万等效门、速度可达到400～500MHz。随着FPGA的集成度不断增大，在高密度FPGA中，芯片上时钟的分布质量就变得越来越重要。时钟延时和时钟相位偏移已成为影响系统性能的重要因素。现在，解决时钟延时问题主要使用时钟延时补偿电路。 为了消除FPGA芯片内的时钟延时，减小时钟偏差，本文设计了内置于FPGA芯片中的延迟锁相环，采用一种全数字的电路结构，将传统DLL中的用模拟方式实现的环路滤波器和压控延迟链改进为数字方式实现的时钟延迟测量电路，和延时补偿调整电路，配合特定的控制逻辑电路，完成时钟延时补偿。在输入时钟频率不变的情况下，只需一次调节过程即可完成输入输出时钟的同步，锁定时间较短，噪声不会积累，抗干扰性好。 在Smic0.18um工艺下，设计出的时钟延时补偿电路工作频率范围从25MHz到300MHz，最大抖动时间为35ps，锁定时间为13个输入时钟周期。另外，完成了时钟相移电路的设计，实现可编程相移，为用户提供与输入时钟同频的相位差为90度，180度，270度的相移时钟；时钟占空比调节电路的设计，实现可编程占空比，可以提供占空比为50/50的时钟信号；时钟分频电路的设计，实现频率分频，提供1.5，2，2.5，3，4，5，8，16分频时钟。
资源简介：基于FPGA的全数字锁相环设计,内有设计过程和设计思想
上传时间： 2013-08-13
上传用户：fqscfqj
资源简介：基于FPGA的全数字锁相环设计,内有设计过程和设计思想
上传时间： 2017-02-11
上传用户：evil
资源简介：在过去的十几年间，FPGA取得了惊人的发展：集成度已达到1000万等效门、速度可达到400～500MHz。随着FPGA的集成度不断增大，在高密度FPGA中，芯片上时钟的分布质量就变得越来越重要。时钟延时和时钟相位偏移已成为影响系统性能的重要因素。现在，解决时钟延时...
上传时间： 2013-07-06
上传用户：LouieWu
资源简介：一种改进的全数字锁相环设计 一种改进的全数字锁相环设计
上传时间： 2013-12-24
上传用户：stampede
资源简介：用于时钟恢复的全数字锁相环设计，可以去掉时钟的抖动。
上传时间： 2016-05-23
上传用户：stewart·
资源简介：用verilog语言编写的全数字锁相环的源代码,基于fpga平台
上传时间： 2015-06-13
上传用户：wanqunsheng
资源简介：介绍了一种采用N 先于M 环路滤波器的全数字锁相环的设计实现。这种全数字锁 相环采用了N 先于M 环路滤波器，可以达到滤除噪声干扰的目的。文中讲述了这种全数字锁相环的结构和工作原理，提出了各单元电路的设计和实现方法，并给出了关键部件的VHDI 代码，最...
上传时间： 2017-08-18
上传用户：love_stanford
资源简介：比较好的技术文章《基于VHDL的全数字锁相环的设计》有关键部分的源代码。
上传时间： 2013-12-24
上传用户：362279997
资源简介：基于VHDL的全数字锁相环的设计 有关键部分的源代码 hehe !
上传时间： 2015-12-18
上传用户：hgy9473
资源简介：一个自己编写的全数字锁相环及其测试向量，比较简单但功能基本达到。
上传时间： 2013-12-22
上传用户：xinzhch
