用StateCAD设计一个“串进并出的加法器”状态机，并使用StateCAD测试激励生成器设计测试激励，验证该状态机，掌握完整的StateCAD设计流程.
资源简介：用StateCAD设计一个“串进并出的加法器”状态机，并使用StateCAD测试激励生成器设计测试激励，验证该状态机，掌握完整的StateCAD设计流程.
上传时间： 2014-01-04
上传用户：shawvi
资源简介：此例为单片机串口的应用!将串口外接一个串入并出的数字芯片,可实现在单片机的串口扩展成并口输出功能!
上传时间： 2014-08-10
上传用户：xz85592677
资源简介：单片机驱动74LS164/74HC164的一个示例 74HC164是串入并出的数据移位模块,在其时钟端(CK)每送入一个时钟 脉冲,则其当前的数据线(DT)状态即被移位至输出端输出,164的数据 在时钟上升沿被锁存,输出由A向H依次移位
上传时间： 2016-07-05
上传用户：英雄
资源简介：テ?4LS164/74HC164的一个示例 74HC164是串入并出的数据移位模块,在其时钟端(CK)每送入一个时钟 脉冲,则其当前的数据线(DT)状态即被移位至输出端输出,164的数据 在时钟上升沿被锁存,输出由A向H依次移位
上传时间： 2017-06-25
上传用户：924484786
资源简介：两个控制595的小程序。保证大家看后可以非常容易的学会使用它以及其他串进并出等器件
上传时间： 2017-06-29
上传用户：王庆才
资源简介：用VHDL设计一个4位二进制并行半加器，要求将被加数、加数和加法运算和用动态扫描的方式共阴数码管一同时显示出
上传时间： 2014-11-24
上传用户：haohaoxuexi
资源简介：本压缩包含有一个窜入并出的程序，可以实现1位输入，5位并行输出的功能！！ 还有一个D触发器的程序，该程序可以用于修改上面的程序为更多位输出
上传时间： 2014-12-06
上传用户：han_zh
资源简介：操作系统实验（LINUX）： 设计一个虚拟存储区和内存工作区,并使用下列算法计算访问命中率. （1） 进先出的算法（FIFO） （2） 最近最少使用的算法（LRU） （3） 最佳淘汰算法(OPT) （4） 最少访问页面算法(LFU) （5） 最近最不经常使用算法(NUR) 命中...
上传时间： 2016-03-11
上传用户：tedo811
资源简介：设计一个虚拟存储区和内存工作区,并使用下列算法计算页面失效次数. （1） 进先出的算法（FIFO） （2） 最近最少使用的算法（LRU） （3） 最佳淘汰算法(OPT) 在本实验中，页地址流长度为320，页面失效次数为每次访问相应指令时，该指令所对应的页不在内存...
上传时间： 2016-12-28
上传用户：1109003457
资源简介：[VHDL经典设计26例]--在xilinx芯片上调试通过--[01--1位全加器][02--2选1多路选择器][03--8位硬件加法器][04--7段数码显示译码器][05--8位串入并出寄存器][6--8位并入串出寄存器][7--内部三态总线][8--含清零和同步时钟使能的4位加法计数器][9--数控分频器][1...
上传时间： 2014-09-06
上传用户：han_zh
