用一片CPLD实现数字锁相环,用VHDL或V语言
/dl/8651.html
标签： CPLD VHDL 数字锁相环
上传时间： 2013-05-27
上传用户：hewenzhi
基于FPGA实现的一种新型数字锁相环
/dl/17581.html
标签： FPGA 新型数字 锁相环
上传时间： 2013-08-07
上传用户：2467478207
介绍了应用VHDL技术设计嵌入式全数字锁相环路的方法，详细叙述了其工作原理和设计思想，并用可编程逻辑器件FPGA实现。
/dl/17765.html
标签： VHDL 嵌入式 全数字 锁相环路
上传时间： 2013-08-11
上传用户：yare
基于FPGA的全数字锁相环设计,内有设计过程和设计思想
/dl/17864.html
标签： FPGA 全数字 锁相环
上传时间： 2013-08-13
上传用户：fqscfqj
基于FPGA设计数字锁相环，提出了一种由微分超前/滞后型检相器构成数字锁相环的Verilog-HDL建模方案
/dl/18093.html
标签： FPGA 数字锁相环
上传时间： 2013-08-19
上传用户：Huge_Brother
关于数字锁相环的一点东西,可以下来看看\r\n
/dl/18354.html
标签： 数字锁相环
上传时间： 2013-08-26
上传用户：7891
介绍了应用VHDL技术设计嵌入式全数字锁相环路的方法。详细描述了其工作原理和设计思想，并用可编程逻辑器件FPGA加以实面。
/dl/32715.html
标签： FPGA 全数字 锁相环路
上传时间： 2014-12-28
上传用户：ruixue198909
/dl/40372.html
上传时间： 2013-10-20
上传用户：yl8908
PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上；顶层文件是PLL.GDF
/dl/131276.html
标签： 数据 Q5 PLL 输入
上传时间： 2014-06-09
上传用户：daguda
用VHDL写的数字锁相环程序 pll.vhd为源文件 pllTB.vhd为testbench
/dl/132718.html
标签： vhd testbench pllTB VHDL
上传时间： 2014-01-20
上传用户：zwei41
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