SPMC75低功耗操作:本应用例介绍如何设置使SPMC75F2413A进入节电模式。1.2 模式简介SPMC75F2413A有标准模式和两种节电模式（等待模式和就绪模式），相应功能如下：􀂾 标准模式（Normal）芯片在标准模式下运行耗电最大，所有的外设都可用。􀂾 等待模式（Wait）等待模式下，只有CPU掉电停止工作以降低功耗。其 ...
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标签： 2413A F2413 SPMC 2413
上传时间： 2013-11-20
上传用户：ming52900
时钟和低功耗模式片内集成有PLL(锁相环)电路。外接的基准晶体+PLL(锁相环)电路共同组成系统时钟电路。有关引脚：XTAL1/CLKIN：外接的基准晶体到片内振荡器输入引脚；如使用外部振荡器，外部振荡器的输出必须接该脚。XTAL2：片内PLL振荡器输出引脚；CLKOUT/IOPE0：该脚可作为时钟输出或通用IO脚；可用来输出CPU时钟或看门狗 ...
/dl/31195.html
标签： 时钟 低功耗 模式
上传时间： 2013-10-24
上传用户：1159797854
深入浅出AVR单片机思路清晰，以AVR单片机为载体，介绍了初学单片机所必须掌握的专业知识。书中语言严谨但不乏幽默风趣，配以大量的照片、图示和实例程序，使读者在愉悦中完成专业知识的学习，并培养了学习嵌入式系统的兴趣。本书在讲述AVR单片机的同时，更注重于对读者学习和设计能力的启发、培养，帮助他们养成“从实践中 ...
/dl/31253.html
标签： ATMega AVR 168 48
上传时间： 2014-05-05
上传用户：佳期如梦
本章介绍dsPIC30F器件系列的看门狗定时器（WDT）和低功耗模式。dsPIC DSC 器件有两种低功耗模式，可以通过执行PWRSAV指令进入：• 休眠模式：CPU、系统时钟源和任何依靠系统时钟源工作的外设都被禁止。这是器件的最低功耗模式。• 空闲模式：CPU 被禁止，但是系统时钟源继续工作。外设继续工作，但可以有选择地禁 ...
/dl/31491.html
标签： dsPIC 30F 30 看门狗定时器
上传时间： 2014-02-01
上传用户：金苑科技
提出了一种改进的LSM-ALSM子空间模式识别方法，将LSM的旋转策略引入ALSM，使子空间之间互不关联的情况得到改善，提高了ALSM对相似样本的区分能力。讨论中以性能函数代替经验函数来确定拒识规则的参数，实现了识别率、误识率与拒识率之间的最佳平衡；通过对有限字符集的实验结果表明，LSM-ALSM算法有效地改善了分类器的识别 ...
/dl/31526.html
标签： 子空间 模式 识别方法
上传时间： 2013-12-25
上传用户：熊少锋
1 序言1.1 版本1.0-19921992 I2C 总线规范的这个版本有以下的修正• 删除了用软件编程从机地址的内容因为实现这个功能相当复杂而且不被使用• 删除了低速模式实际上这个模式是整个I2C 总线规范的子集不需要明确地详细说明• 增加了快速模式它将位速率增加4 倍到达400kbit/s 快速模式器件都向下兼容即它们可 ...
/dl/31645.html
标签： i2c 总线
上传时间： 2014-12-28
上传用户：hakim
10pin jtag接口定义 表1 Rainbow Blaster 的10PIN 母头接口定义引AS 模式 PS 模式 JTAG 模式脚 信号名 描述 信号名 描述 信号名 描述1 DCLK 时钟信号 DCLK 时钟信号 TCK 时钟信号2 GND 信号地 GND 信号地 GND 信号地3 CONF_DONE 配置完毕 CONF_DONE 配置完毕 TDO 数据来自于器件4 VCC(TRGT) 目标电源 VCC(TRGT) 目标电源 VC ...
/dl/31698.html
标签： jtag pin 10 接口定义
上传时间： 2014-04-02
上传用户：lina2343
DSP 设置CCS于硬件仿真模式
/dl/31800.html
标签： CCS 硬件仿真 模式
上传用户：sy_jiadeyi
针对嵌入式机器视觉系统向独立化、智能化发展的要求，介绍了一种嵌入式视觉系统--智能相机。基于对智能相机体系结构、组成模块和图像采集、传输和处理技术的分析，对国内外的几款智能相机进行比较。综合技术发展现状，提出基于FPGA+DSP模式的硬件平台，并提出智能相机的发展方向。分析结果表明，该系统设计可以实现脱离PC运 ...
/dl/32650.html
标签： FPGA DSP 模式 智能相机
上传用户：bvdragon
高速串并转换器的设计是FPGA 设计的一个重要方面,传统设计方法由于采用FPGA 的内部逻辑资源来实现,从而限制了串并转换的速度。该研究以网络交换调度系统的FGPA 验证平台中多路高速串并转换器的设计为例,详细阐述了1 :8DDR 模式下高速串并转换器的设计方法和16 路1 :8 串并转换器的实现。结果表明,采用Xilinx Virtex24 的ISE ...
/dl/32712.html
标签： FPGA 多路 串并转换
上传时间： 2013-11-03
上传用户：王小奇
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